[发明专利]垂直存储器设备

说明书

本公开内容的各方面提供了半导体设备。该半导体设备包括：衬底、多个栅极层和多个绝缘层。多个栅极层和多个绝缘层交替地堆叠在衬底的第一区之上，并以阶梯台阶形式堆叠在衬底的第二区之上。半导体设备还包括：布置在第一区之上并穿过多个栅极层和多个绝缘层的沟道结构。该沟道结构和多个栅极层以串联配置方式形成晶体管的叠层，其中多个栅极层是用于晶体管的叠层的多个栅极。该半导体设备还包括：穿过阶梯台阶形式的第一阶梯区布置的第一虚设沟道结构、穿过相邻于第一阶梯区的阶梯台阶形式的第二阶梯区布置的第二虚设沟道结构，以及布置在第一阶梯区和第二阶梯区之间的边界处的第三虚设沟道结构。

背景技术

垂直设备技术(诸如三维(3D)NAND闪存技术等)可以实现较高的数据存储密度而不需要较小的存储器单元。在一些示例中，3D NAND存储器设备包括核心区和楼梯状区。核心区包括交替的栅极层和绝缘层的叠层。交替的栅极层和绝缘层的叠层用于形成垂直堆叠的存储器单元。楼梯状区包括阶梯台阶形式的相应的栅极层以便于形成对相应栅极层的接触结构。该接触结构用于将驱动电路系统连接到相应的栅极层，以用于控制堆叠的存储器单元。

概述

本公开内容的各方面提供了半导体设备。所述半导体设备包括：衬底、多个栅极层和多个绝缘层。所述多个栅极层和所述多个绝缘层交替地堆叠在所述衬底的第一区之上，并以阶梯台阶形式堆叠在所述衬底的第二区之上。所述半导体设备还包括：布置在所述第一区之上并穿过所述多个栅极层和所述多个绝缘层的沟道结构。所述沟道结构和所述多个栅极层以串联配置方式形成晶体管的叠层，其中所述多个栅极层是用于所述晶体管的叠层的多个栅极。所述半导体设备还包括：第一虚设沟道结构，其穿过所述阶梯台阶形式的第一阶梯区来布置、第二虚设沟道结构，其穿过相邻于所述第一阶梯区的所述阶梯台阶形式的第二阶梯区来布置，以及第三虚设沟道结构，其布置在所述第一阶梯区和所述第二阶梯区之间的边界处。

根据本公开内容的各方面，所述半导体设备还包括：第四虚设沟道结构，其穿过所述阶梯台阶形式的所述第一阶梯区来布置，以及第五虚设沟道结构，其穿过所述阶梯台阶形式的所述第二阶梯区来布置。所述第一虚设沟道结构和所述第二虚设沟道结构布置在第一行中，所述第四虚设沟道结构和所述第五虚设沟道结构布置在第二行中，以及所述第三虚设沟道结构布置在所述第一行和所述第二行之间。

根据本公开内容的各方面，所述半导体设备还包括：第一接触结构，其在离所述第三虚设沟道结构的大于在所述第一虚设沟道结构和所述第一接触结构之间的距离的一段距离处布置在所述第一阶梯区之上；并且第二接触结构，其在离所述第三虚设沟道结构的大于在所述第二虚设沟道结构和所述第二接触结构之间的距离的一段距离处布置在所述第二阶梯区之上。所述第一接触结构和所述第二接触结构分别导电地连接到在所述多个栅极层中的第一栅极层和第二栅极层。所述第三虚设沟道结构是布置在所述第一接触结构和所述第二接触结构之间的。

在一些实施例中，在每个虚设沟道结构和每个接触结构之间的最小距离大于或等于第一限制。

在一些实施例中，在两个邻近虚设沟道结构之间的最大距离小于或等于第二限制。

在一些实施例中，所述沟道结构和所述第三虚设沟道结构是由相同的材料形成的。

在一些实施例中，所述第三虚设沟道结构具有圆形形状。

本公开内容的各方面提供了制造半导体设备的方法。该方法将多个虚设栅极层和多个绝缘层交替地堆叠在所述半导体设备的衬底的第一区和第二区之上，在所述衬底的所述第二区之上将所堆叠的虚设栅极层和绝缘层形成为阶梯台阶形式，以及形成在所述衬底的所述第一区之上的沟道结构和在所述衬底的所述第二区之上的虚设沟道结构。所述虚设沟道结构包括：穿过所述阶梯台阶形式的第一阶梯区布置的第一虚设沟道结构、穿过相邻于所述第一阶梯区的所述阶梯台阶形式的第二阶梯区布置的第二虚设沟道结构，以及在所述第一阶梯区和所述第二阶梯区之间的边界处布置的第三虚设沟道结构。

在一些实施例中，使用修整蚀刻技术来形成在所述第二区之上的所堆叠的虚设栅极层和绝缘层的所述阶梯台阶形式。