[发明专利]半导体器件及其制造方法

说明书

提供了一种半导体器件及其制造方法。半导体器件包括半导体结构和输入/输出焊盘。半导体结构包括第一衬底和导电层，其中，第一衬底具有彼此相对的第一表面和第二表面，导电层设置在第一衬底的第一表面上，并且导电层包括一个或多个第一迹线。第一半导体结构具有穿过第一衬底并且暴露出一个或多个第一迹线的凹陷，并且输入/输出焊盘设置在一个或多个第一迹线上并且在凹陷中。

技术领域

本发明涉及一种半导体器件及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得更加困难，而且成本更加高昂。因此，针对平面存储单元的存储密度接近上限。

三维(3D)存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制去往和来自存储阵列器件的信号的外围器件。参考图1，其示出了常规3D存储器件的输入/输出(I/O)焊盘(pad)结构。在常规3D存储器件的I/O焊盘结构10中，用于形成存储阵列器件14的衬底12可以被蚀穿，以形成用于将在衬底12下方的存储阵列器件14电连接到衬底12上的I/O焊盘16的通孔(through hole)12h。为了形成I/O焊盘结构10，绝缘层18被进一步形成在衬底12的与存储阵列器件14相反的表面12a上，使得形成于绝缘层18上的I/O焊盘16能够与具有形成于其中的一些元件(例如，掺杂区)的衬底12绝缘。此外，通孔12h被形成为通过绝缘层18和衬底12，并且在每个通孔12h中形成贯穿硅触点(TSC)20和衬(liner)层22，其中，衬层22位于TSC 20和衬底12之间，用于使它们相互绝缘。TSC 20穿透衬底12并且将I/O焊盘16电连接到存储阵列器件14的形成于衬底12的与表面12a相反的另一表面12b上的贯穿阵列触点14c。钝化层(passivation layer)24形成于I/O焊盘16上，并且具有暴露出I/O焊盘16的开口24a。

然而，下文的描述中的一些缺陷仍然存在于常规I/O焊盘结构10中。第一，在I/O焊盘16和衬底12之间生成的寄生电容将强烈地影响3D存储器件的操作速度或者用于存储或读取3D存储器件中的数据的速度，并且因此，为了减小所述影响，可以增加绝缘层18的厚度，以减小寄生电容，但是寄生电容还存在于TSC 20和衬底12之间。第二，在绝缘层18的厚度被增加到例如大于1.4微米时，增加了穿过绝缘层18和衬底12的每个通孔12h的高宽比，由此显著地放大了工艺难度。第三，由于绝缘层18的增加的厚度，需要更加先进的技术，诸如，用于形成具有穿过衬底12的更大高宽比的通孔12h的机器、用于将钨胶填充到具有更大高宽比的通孔12h中的机器、用于在具有更大高宽比的通孔12h中沉积衬层22的机器等等。因而，不能进一步减小3D存储器件的成本。第三，利用先进技术，需要增加存储堆叠的层的数量。在这样的情况下，在贯穿阵列触点14c中的两个贯穿阵列触点之间的空间变得更小，使得每一个通孔12h的开口将更小，并且在TSC 20和衬底12之间的空间被减小，由此增加了寄生电容，并且使3D存储器件的操作速度变慢。出于该原因，不同技术代不能连续地共享相同的架构。第四，由于每一个通孔12h的开口受到在贯穿阵列触点14c中的两个贯穿阵列触点之间的空间的限制，所以每一个通孔12h的开口较小并且受限，使得由工艺误差产生的通孔12h的较小的偏差可能引起贯穿阵列触点14c与I/O焊盘16之间的开路或在存储阵列器件14中的电流泄露。

发明内容

在本发明中描述了半导体器件及其制造方法的实施例。

根据本发明的实施例，公开了一种半导体器件。半导体器件包括第一半导体结构和输入/输出焊盘。第一半导体结构包括第一衬底和导电层，其中，第一衬底具有彼此相对的第一表面和第二表面，导电层设置在第一衬底的第一表面上，并且导电层包括一个或多个第一迹线。输入/输出焊盘设置在一个或多个第一迹线上。第一半导体结构具有穿过第一衬底并且暴露出一个或多个第一迹线的凹陷，并且输入/输出焊盘设置在凹陷中。

在一些实施例中，半导体器件还包括设置在第一衬底的第二表面上的第一绝缘层，并且第一绝缘层具有对应于凹陷的开口。