[发明专利]金覆盖银接合线和其制造方法及半导体装置和其制造方法在审
申请号: | 201980001958.3 | 申请日: | 2019-08-01 |
公开(公告)号: | CN112088425A | 公开(公告)日: | 2020-12-15 |
发明(设计)人: | 安德优希;川野将太;崎田雄祐 | 申请(专利权)人: | 田中电子工业株式会社 |
主分类号: | H01L21/60 | 分类号: | H01L21/60;H01L21/3205;H01L21/768;H01L23/522 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 白丽 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 覆盖 接合 制造 方法 半导体 装置 | ||
1.一种金覆盖银接合线,其具有:
包含银作为主要成分的芯材;和
设置于所述芯材的表面且包含金作为主要成分的覆盖层,
其中,所述金覆盖银接合线相对于所述引线的整体量以2质量%~7质量%的范围包含金,并且以1质量ppm~80质量ppm的范围包含选自硫、硒及碲中的至少1种硫族元素。
2.一种金覆盖银接合线,其具有:
包含银作为主要成分的芯材;和
设置于所述芯材的表面且包含金作为主要成分的覆盖层,
其中,所述金覆盖银接合线相对于所述引线的整体量以2质量%~7质量%的范围包含金,并且包含选自硫、硒及碲中的至少1种硫族元素,
在所述金覆盖银接合线的一端形成无空气球时,所述无空气球在所述接合线和所述无空气球的截面图中,在从连结引线与球的颈部的线的中点延伸到相当于球的最下点的位置的垂线上,在相当于距离连结颈部的线的中点为60%以上的位置的部位具有金富集区域。
3.根据权利要求2所述的金覆盖银接合线,其中,所述金富集区域中的金浓度相对于所述银与所述金的合计量为8质量%以上。
4.根据权利要求2或权利要求3所述的金覆盖银接合线,其中,其相对于所述接合线的整体量以1质量ppm~80质量ppm的范围包含所述硫族元素。
5.一种金覆盖银接合线的制造方法,所述金覆盖银接合线具有:
包含银作为主要成分的芯材;和
设置于所述芯材的表面且包含金作为主要成分的覆盖层,
其中,所述金覆盖银接合线相对于所述引线的整体量以2质量%~7质量%的范围包含金,并且以1质量ppm~80质量ppm的范围包含选自硫、硒及碲中的至少1种硫族元素。
6.一种半导体装置,其具备:
具有至少一个电极的1个或多个半导体芯片;和
引线框或基板,
并且,将选自所述半导体芯片的电极与所述引线框之间、所述半导体芯片的电极与所述基板的电极之间及所述多个半导体芯片的电极间中的至少1个用金覆盖银接合线连接,其中,
所述金覆盖银接合线具有:
包含银作为主要成分的芯材;和
设置于所述芯材的表面且包含金作为主要成分的覆盖层,
所述金覆盖银接合线相对于所述引线的整体量以2质量%~7质量%的范围包含金,并且以1质量ppm~80质量ppm的范围包含选自硫、硒及碲中的至少1种硫族元素。
7.一种半导体装置的制造方法,所述半导体装置具备:
具有至少一个电极的1个或多个半导体芯片;和
引线框或基板,
并且,将选自所述半导体芯片的电极与所述引线框之间、所述半导体芯片的电极与所述基板的电极之间及所述多个半导体芯片的电极间中的至少1个用金覆盖银接合线连接,其中,
所述金覆盖银接合线具有:
包含银作为主要成分的芯材;和
设置于所述芯材的表面且包含金作为主要成分的覆盖层,
所述金覆盖银接合线相对于所述引线的整体量以2质量%~7质量%的范围包含金,并且以1质量ppm~80质量ppm的范围包含选自硫、硒及碲中的至少1种硫族元素。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造