[发明专利]三维存储器件及其形成方法

说明书

提供了一种半导体器件。所述半导体器件包括衬底、在衬底之上交替堆叠的字线层和绝缘层的堆叠层，以及形成于堆叠层的第一阵列区和第二阵列区中的沟道结构。第一阵列区和第二阵列区位于堆叠层的相反侧处。第一阶梯形成于衬底之上的堆叠层的连接区中，其中，所述连接区布置在第一阵列区与第二阵列区之间。第二阶梯形成于衬底之上的堆叠层的连接区中，并且堆叠层内的所述连接区包括处于第一阶梯与第二阶梯之间的隔离区。

背景技术

闪速存储器件近来一直在经历快速发展。闪速存储器件能够在不施加电压的情况下在长时间段内保持存储的数据。此外，闪速存储器件的读取速率可以是相对高的，并且易于擦除存储的数据以及向闪速存储器件内重写数据。因此，闪速存储器件已经被广泛地应用在微型计算机、自动化控制系统等中。为了提高闪速存储器件的位密度并且降低其位成本，三维(3D)NAND(Not AND(与非))闪速存储器件正处于开发中。

发明内容

根据本公开内容的一方面，提供了一种半导体器件。所述半导体器件可以包括衬底，交替堆叠在衬底之上的字线层和绝缘层的堆叠层，以及形成于所述堆叠层的第一阵列区和第二阵列区中的沟道结构。第一阵列区和第二阵列区位于堆叠层的相反侧处。第一阶梯形成于衬底之上的堆叠层的连接区中。所述连接区布置在第一阵列区与第二阵列区之间。第二阶梯形成于衬底之上的堆叠层的连接区中，并且所述堆叠层中的连接区包括处于第一阶梯与第二阶梯之间的隔离区。

在一些实施例中，第一阶梯可以具有第一组梯级(或第一梯级)和第二组梯级(或第二梯级)，所述第一组梯级具有第一下台阶方向，并且所述第二组梯级具有第二下台阶方向。第一下台阶方向与第二下台阶方向相反，并且第一组梯级和第二组梯级在第一共享梯级处会合。此外，第二阶梯可以具有第三组梯级(又称为第三梯级)和第四组梯级(又称为第四梯级)，所述第三组梯级具有所述第一下台阶方向，并且所述第四组梯级具有所述第二下台阶方向，使得第三组梯级和第四组梯级在第二共享梯级处会合。

在一些实施例中，第一阶梯中的第一组梯级和第二组梯级可以具有垂直于第一和第二下台阶方向的第三下台阶方向。第二阶梯中的第三组梯级和第四组梯级可以具有垂直于第一和第二下台阶方向的第四下台阶方向。第四下台阶方向可以与第三下台阶方向相反。

在一些实施例中，所述半导体器件中的隔离区进一步包括位于隔离区的相反末端处的第一部分和第二部分，以及位于第一部分与第二部分之间的第三部分。第一阶梯布置在第一部分与第二部分之间并且沿第三部分延伸。第二阶梯布置在第一部分与第二部分之间并且沿第三部分延伸。第一阶梯和第二阶梯通过第三部分相互隔开。

在一些实施例中，第一阶梯中的每个梯级可以具有与处于隔离区的相反侧处的第二阶梯中的梯级的高度相比要小的高度。此外，隔离区的第一部分和第二部分可以具有相同宽度，并且第三部分具有比第一部分和第二部分小的宽度。此外，第二阶梯中的最上梯级与隔离区可以具有相同高度。

在一些实施例中，所述半导体器件还可以包括形成于第一阶梯上并且连接至第一阶梯中的字线层的第一接触结构。所述半导体器件可以具有形成于第二阶梯上并且连接至第二阶梯中的字线层的第二接触结构。

根据本公开的另一方面，提供了一种制作半导体器件的方法。在半导体器件的衬底之上形成牺牲字线层和绝缘层的初始堆叠层。牺牲字线层和绝缘层交替设置在衬底之上。在初始堆叠层的连接区的第一阶梯区中形成第一阶梯。在初始堆叠层的连接区的第二阶梯区中形成第二阶梯。初始堆叠层的连接区包括处于第一阶梯与第二阶梯之间的隔离区，并且连接区位于初始堆叠层的处于初始堆叠的相反侧处的阵列区之间。

在一些实施例中，为了形成第一阶梯，可以移除在连接区的第一阶梯区中的牺牲字线层和绝缘层中的一者或多者。此外，可以对第一阶梯区中的牺牲字线层和绝缘层中的至少一者进行成形，以形成具有第一下台阶方向的第一梯级。第一梯级将第一阶梯区划分成第一区段和第二区段。接下来可以对在第一阶梯区中的牺牲字线层和绝缘层中的至少一者进行成形，以形成具有第二下台阶方向的梯级。可以对第一阶梯区中的牺牲字线层和绝缘层依次执行抗蚀剂修整工艺和蚀刻工艺，以在第一阶梯区中形成第一阶梯。