[发明专利]用于校验的子组选择

说明书

本发明公开了一种用于识别和选择在编程或擦除操作期间使用的存储器单元子组以便在更短的时间内执行该编程或擦除操作同时避免过编程错误和欠编程错误的设备、系统和方法。本文所公开的存储器装置可包括状态变化/编程电路、计数电路、确定电路、识别电路和/或子组选择电路，其中这些电路中的每个电路被配置为执行与识别和选择在编程操作期间使用的存储器单元的子组的总体过程相关的操作。

相关申请的交叉引用

本申请要求于2018年11月29日提交的名称为“SUBGROUP SELECTION FORVERIFICATION(用于校验的子组选择)”的美国专利申请序列16/205,165号的优先权和权益，该申请要求(1)于2018年6月12日提交的名称为“PROGRAM VERIFY IO SELECTION(编程验证IO选择)”的美国临时专利申请序列62/684,112号和(2)于2019年9月28日提交的名称为“PROGRAM VERIFY SUBGROUP SELECTION(编程验证子组选择)”的美国临时专利申请序列62/738,365号的优先权和利益。上述专利申请中的每个均以引用的方式并入，如同在本文中全文示出一样。

技术领域

在各种实施方案中，本公开涉及非易失性和/或易失性存储器装置通信，并且更具体地涉及用于非易失性和/或易失性存储器装置的程序验证操作的子组选择。

背景技术

在存储器装置中，可例如在编程过程期间采用计数来确定存储器单元的状态。对所有存储器单元进行计数可相当耗时。因此，在特定操作期间仅对存储器单元的一部分进行计数将是有益的。

附图说明

下面参考附图中示出的具体实施方案包括了更具体的描述。应当理解，这些附图仅描绘了本公开的某些实施方案，因此不应被认为是对其范围的限制，通过使用附图，以附加的特异性和细节描述和解释了本公开，在附图中：

图1例示包括位线和字线的存储器单元阵列的实施方案；

图2例示NAND配置中的三维(3D)存储器的示意图；

图3是例示3D垂直存储器结构的实施方案的示意性框图；

图4是示出3D存储块的顶视图的示意图；

图5是例示用于存储器装置的感测放大器组阵列的平面图；

图6例示在针对编程阈值的编程操作期间一组存储器单元的各种分布；

图7例示相对于图6所示的编程阈值的存储器单元的三个子组的分布以及存储器单元的三个子组的总体组合分布；

图8A例示图7的存储器单元的最快子组的分布；图8B例示图7的存储器单元的中间子组的分布；并且图8C例示图7的存储器单元的最慢子组的分布；

图9A例示一组存储器单元的各种分布，包括其中发生过编程的常规单个子组扫描和使用全子组扫描的一组分布；

图9B例示在单个子组扫描期间发生欠编程的一组分布；

图10是例示用于识别存储器单元的子组的相对编程速度的方法的实施方案的流程图；

图11是例示用于存储器单元子组识别和选择的系统的实施方案的示意性框图；

图12是例示用于存储器单元子组识别和选择的装置的示意性框图；

图13是例示子组选择电路的实施方案的框图；并且

图14例示根据一个或多个具体实施的随时间推移存在于多级闪存存储器单元中的阈值电压分布的示例。

具体实施方式