[发明专利]具有多堆叠接合结构的三维存储器器件及其制造方法

说明书

本发明题为“具有使用逻辑管芯和多个三维存储器管芯的多堆叠接合结构的三维存储器器件及其制造方法”。一种第一存储器管芯，包括第一存储器堆叠结构的阵列和逻辑管芯，该逻辑管芯包括互补金属氧化物半导体(CMOS)电路。该CMOS电路包括第一外围电路，该第一外围电路通过包括在第一存储器管芯内的第一金属互连结构的第一子集电耦合到第一存储器堆叠结构的阵列的节点。第二存储器管芯接合至该第一存储器管芯。该第二存储器管芯包括第二存储器堆叠结构的阵列。该CMOS电路包括第二外围电路，该第二外围电路通过包括在该第一存储器管芯内的该第一金属互连结构的第二子集并且通过包括在该第二存储器管芯内的第二金属互连结构电耦合到该第二存储器堆叠结构的阵列的节点。该逻辑管芯提供外围器件，该外围器件支持多个存储器管芯中的存储器堆叠结构的操作。

相关申请

本申请要求提交于2018年12月24日的美国非临时专利申请序列号16/231,752的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及具有在多个三维存储器管芯之间使用公共信号路径的多堆叠接合结构的三维存储器器件及其制造方法。

背景技术

包括每个单元具有一个位的三维竖直NAND串的三维存储器器件在T.Endoh等人的标题为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(NovelUltra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，IEDM Proc.的文章中公开。(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：第一存储器管芯，该第一存储器管芯包括第一存储器堆叠结构的阵列；逻辑管芯，该逻辑管芯接合到该第一存储器管芯的第一侧，其中该逻辑管芯包括互补金属氧化物半导体(CMOS)电路，该CMOS电路包括第一外围电路，该第一外围电路通过包括在该第一存储器管芯内的第一金属互连结构的第一子集电耦合至第一存储器堆叠结构的阵列的节点；以及第二存储器管芯，该第二存储器管芯包括第二存储器堆叠结构的阵列并且接合到该第一存储器管芯的第二侧，其中逻辑管芯的CMOS电路包括第二外围电路，该第二外围电路通过包括在该第一存储器管芯内的第一金属互连结构的第二子集并且通过包括在该第二存储器管芯内的第二金属互连结构电耦合至该第二存储器堆叠结构的阵列的节点。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：提供第一存储器管芯，该第一存储器管芯包括第一存储器堆叠结构的阵列；将第一存储器管芯的第一侧接合到逻辑管芯，其中该逻辑管芯包括互补金属氧化物半导体(CMOS)电路，该CMOS电路包括第一外围电路，该第一外围电路通过包括在该第一存储器管芯内的第一金属互连结构的第一子集电耦合至第一存储器堆叠结构的阵列的节点；以及将第二存储器管芯接合到第一存储器管芯的第二侧，其中该第二存储器管芯包括第二存储器堆叠结构的阵列，并且逻辑管芯的CMOS电路包括第二外围电路，该第二外围电路通过包括在第一存储器管芯内的第一金属互连结构的第二子集并且通过包括在第二存储器管芯内的第二金属互连结构电耦合至第二存储器堆叠结构的阵列的节点。

附图说明

图1是根据本公开的实施方案的在形成牺牲分离材料层、电介质矩阵层和第一远侧接合垫之后的示例性结构的示意性竖直剖面图。

图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。

图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。

图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。