[发明专利]记忆体测试阵列

说明书

一种记忆体测试阵列包含第一记忆体元件阵列、第二记忆体元件阵列以及多个共用导电垫。第一记忆体元件阵列包含多条第一位元线、多条第一字线、多个第一晶体管。多个第一晶体管各包含第一源/漏极及第一栅极。第一晶体管的第一栅极的至少二者具有不同的长度。第二记忆体元件阵列与第一记忆体元件阵列相邻。第二记忆体元件阵列包含多条第二位元线、多条第二字线以及多个第二晶体管。共用导电垫各具有第一端及第二端；第一端电性连接于第一位元线且第二端电性连接于第二位元线，或者第一端电性连接于第一字线且第二端电性连接于第二字线。本揭示内容的记忆体测试阵列可以有效节省记忆体测试晶片的面积。

技术领域

本揭示内容是有关于一种记忆体测试阵列。

背景技术

记忆体是用以储存数据的半导体元件，主要可分为非挥发性记忆体与挥发性记忆体。随着科技的蓬勃发展，产业对于记忆体性能需求也逐渐提升，例如高可靠度、高擦写次数、快速的储存速度以及大容量等。因此，半导体产业持续开发各种技术以缩减元件尺寸，并增加记忆体的元件密度。

在现有技术中，如图1A所示，一片晶圆包含了多个标准记忆体产品晶片Cp1、Cp2、Cp4，其以切割线S1及S2相隔。为了进一步了解记忆体晶片里的记忆体元件的特性，会在晶圆中设置至少一个测试晶片(Test Chip)，例如测试晶片Cp3，且其包含多个记忆体测试阵列，例如A11、A21、Ax1、A1y、A2y、Axy等。

图1B为图1A中测试晶片Cp3的局部放大示意图。如图1B所示，记忆体测试阵列A11、A12、A21、A22中的每一个包含记忆体元件阵列10，且记忆体元件阵列10包含多个记忆体元件(未示出)，例如，每个记忆体元件阵列10可以包含100个记忆体元件。每个记忆体元件阵列10具有各自的测试垫，用以检测记忆体元件阵列10中记忆体元件的特性。以具有100个记忆体元件的记忆体元件阵列10为例，其测试垫至少需包含10个字元信号垫(如导电垫1A～1L)及10个位元信号垫(例如导电垫2A～2L)，以存取到记忆体元件阵列10里的100个单独记忆体元件，并检测其特性。

在现有技术中，记忆体元件阵列10里的各个单独记忆体元件为彼此相同，因此，此种记忆体元件阵列又可称为记忆体单元件阵列(Single device array)。然而，在测试记忆体单元件阵列时，只能获取单一设计的记忆体元件的测试数据。因此，如何在测试晶片Cp3的有限空间中容纳多种不同设计特征的记忆体元件是目前待解决的技术问题之一。

发明内容

本揭示内容提供一种记忆体测试阵列，其包含第一记忆体元件阵列、第二记忆体元件阵列以及多个共用导电垫。第一记忆体元件阵列，包含多条第一位元线、多条第一字线、多个第一晶体管；多条第一字线与第一位元线交错且电性绝缘；多个第一晶体管各包含第一源/漏极及第一栅极；各第一晶体管的第一源/漏极电性连接第一位元线的其中一者；第一栅极电性连接第一字线的其中一者；第一晶体管的第一栅极的至少二者具有不同的长度。第二记忆体元件阵列与第一记忆体元件阵列相邻，包含多条第二位元线、多条第二字线以及多个第二晶体管。多条第二字线与第二位元线交错且电性绝缘；多个第二晶体管各包含第二源/漏极及第二栅极；各第二晶体管的第二源/漏极电性连接第二位元线的其中一者；第二栅极电性连接第二字线的其中一者。多个共用导电垫各具有第一端及第二端；第一端电性连接于第一位元线且第二端电性连接于第二位元线，或者第一端电性连接于第一字线且第二端电性连接于第二字线。

根据本揭示内容的某些实施方式，第二位元线的至少二者分别还包含相变化记忆体元件。

根据本揭示内容的某些实施方式，第二晶体管的第二栅极的至少二者具有不同的长度。

根据本揭示内容的某些实施方式，相变化记忆体元件各包含加热器及相变化材料层，相变化材料层位于加热器上方，且具有与加热器接触的截面，截面的面积的至少二者具有不同大小。

根据本揭示内容的某些实施方式，相变化材料层的至少二者具有不同的厚度。