[发明专利]垂直FET栅极长度控制技术

说明书

提供了用于VFET栅极长度控制的技术。在一个方面，一种形成VFET器件的方法包括：在衬底中图案化鳍片；缘着所述鳍片的相对侧壁形成第一聚合物隔离物；通过所述第一聚合物隔离物形成与所述鳍片偏置的第二聚合物隔离物；去除对所述第二聚合物隔离物有选择性的所述第一聚合物隔离物；使所述第二聚合物隔离物回流以闭合与所述鳍片的间隙；在所述第二聚合物隔离物上方形成覆层；去除所述第二聚合物隔离物；沿着暴露于所述底部隔离物和所述覆层之间的所述鳍片的相对侧壁形成栅极，其中所述栅极具有通过去除所述第二聚合物隔离物而设定的栅极长度Lg；在所述覆层上方形成所述顶部隔离物；在所述顶部隔离物上方形成顶部源极和漏极。还提供了VFET器件。

技术领域

本发明涉及垂直场效应晶体管(VFET)器件，并且更具体地，涉及使用具有自限厚度控制的基于材料的图案化方法来控制VFET栅极长度的技术。

背景技术

与平面互补金属氧化物半导体(CMOS)器件相反，垂直场效应晶体管(VFET)的取向是垂直鳍片通道设置在底部源极和漏极上，顶部源极和漏极设置在鳍片通道上。VFET已被视为一种可行的器件选择，可用于将CMOS规模扩展到7纳米(nm)以上的技术节点。

在常规工艺流程中，主要通过两个蚀刻工艺来控制VFET的栅极长度(Lg)。栅导体保形地沉积在鳍片周围，然后进行(1)OPL平坦化和回蚀工艺(以暴露鳍片的顶部作为顶部源极和漏极)，以及(2)湿栅金属蚀刻。栅极长度主要在此阶段定义，但随后的高κ干蚀刻和OPL灰化也可能对Lg产生非常好的影响。但是，这种蚀刻控制的栅极长度(Lg)会有很大的变化，包括晶片内部、晶片间、批次间、工具依赖性以及图案密度(即蚀刻微负载)的影响。

因此，期望避免上述蚀刻相关变化的VFET制造技术。因此，在本领域中需要解决上述问题。

发明内容

从第一方面来看，本发明提供了一种形成垂直场效应晶体管(VFET)器件的方法，该方法包括以下步骤：在衬底中对鳍片进行构图；在所述鳍片的底部形成底部源极和漏极；在所述底部源极和所述漏极上形成底部隔离物；缘着所述鳍片的相对侧壁形成第一聚合物隔离物，其中所述第一聚合物隔离物包括第一聚合物刷材料的单层；在所述底部源极上形成第二聚合物隔离物，并通过所述第一聚合物隔离物从所述鳍片偏移地形成所述漏极，其中所述第二聚合物隔离物包括未接枝到所述第一聚合物刷材料的所述第二聚合物刷材料的单层；去除对所述第二聚合物隔离物有选择性的所述第一聚合物隔离物，从而在所述第二聚合物隔离物和所述鳍片之间形成间隙；使所述第二聚合物隔离物回流以闭合所述间隙；缘着所述第二聚合物隔离物上方的所述鳍片的相对侧壁旁边形成覆层；去除所述第二聚合物隔离物，以暴露在所述底部隔离物和所述覆层之间所述鳍片的所述相对侧壁；沿着暴露于所述底部隔离物和所述覆层之间的所述鳍片的所述相对侧壁形成栅极，其中所述栅极具有通过去除所述第二聚合物隔离物而设定的栅极长度Lg；在所述覆层上方形成顶部隔离物；在所述顶部隔离物上方形成顶部源极和漏极。

从另一方面来看，本发明提供了一种VFET器件，其包括：在衬底中构图的鳍片；所述鳍片底部的底部源极和漏极；底部隔离物设置在所述底部源极和所述漏极上；缘着鳍片的相对侧壁设置的覆层；在所述底部隔离物和所述覆层之间沿着所述鳍片的所述相对侧壁设置的栅极，其中，所述栅极的栅极长度Lg由所述底部隔离物和所述覆层之间的距离设定。设置在所述覆层上方的顶部隔离物；顶部源极和漏极设置在顶部隔离物上方。