[发明专利]具有非易失性突触阵列的神经网络电路

说明书

一种非易失性神经网络的突触电路。该突触包括：输入信号线(265)；参考信号线(265)；输出线(266)；以及用于生成输出信号的单元(203)。单元(2032)包括：上选择晶体管(311)，该上选择晶体管具有电耦合至输入信号线(265)的栅极；以及电阻改变元件(313)，该电阻改变元件具有串联连接至上选择晶体管(311)的一个端部和电耦合至参考信号线(264)的另一端部。电阻改变元件(313)的值能够被编程为改变输出信号(203)的大小。上选择晶体管(311)的漏极电耦合至输出线(266)。

背景

技术领域

本发明涉及神经网络电路，且更具体地涉及具有使用模拟值的非易失性突触阵列的神经网络电路。

背景技术

人工神经网络(ANN)是模仿人脑的计算模型的神经网络。可以将神经网络描述为许多神经元，这些神经元之间通过突触相互连接。连接的强度或每个突触的权重参数可以通过学习过程进行调整作为可训练参数。近年来，使用ANN的人工智能(AI)已应用于各个领域，诸如视觉和听觉检测/识别、语言翻译、游戏、医疗决策、财务或天气预报、无人机、无人驾驶汽车等。

传统上，神经网络的计算需要具有多个中央处理单元(CPU)和/或图形处理单元(GPU)的高性能云服务器，这是因为：由于移动设备的有限的功率和计算资源，计算的复杂性禁止移动设备在本地运行AI程序。与这样的基于通用CPU和GPU的方法相比，通过专用的互补金属氧化物半导体(CMOS)逻辑来加速神经网络的计算的其他现有的专用集成电路(ASIC)或现场可编程门阵列(FPGA)方法可以是功率高效的，但是仍然要浪费不必要的功率和等待时间来将数据移至及移出对经训练的权重参数进行存储的单独的片外非易失性存储器(NVM)。如此，需要消耗明显更少的计算资源的神经网络电路。

发明内容

在本发明的一个方面，一种非易失性神经网络的突触电路，包括：输入信号线；参考信号线；输出线；以及用于生成输出信号的单元。该单元包括：上选择晶体管，该上选择晶体管具有电耦合至输入信号线的栅极；以及电阻改变元件，该电阻改变元件具有串联连接至上选择晶体管的一个端部以及电耦合至参考信号线的另一端部。电阻改变元件的值能够编程为改变输出信号的大小。上选择晶体管的漏极电耦合至输出线。

在本发明的另一方面，一种突触电路，包括：第一输入信号线和第二输入信号线；参考信号线；第一输出线和第二输出线；第一单元和第二单元；以及交叉耦合式锁存电路。交叉耦合式锁存电路包括第一反相器和第二反相器以及第一信号节点和第二信号节点。第一反相器的输入端子在第一信号节点处耦合至第二反相器的输出端子，并且第二反相器的输入端子在第二信号节点处连接至第一反相器的输出端子。所述单元中的每个单元包括：第一上选择晶体管，该第一上选择晶体管在其栅极处电耦合至第一输入信号线；以及第二上选择晶体管，该第二上选择晶体管电耦合至第二输入信号线。第一上选择晶体管和第二上选择晶体管的源极端子耦合至公共节点。在第一单元中，第一上选择晶体管和第二上选择晶体管的漏极端子分别耦合至第一输出信号线和第二输出信号线。在第二单元中，漏极端子反向(reversed)，其中，第一上选择晶体管连接至第二输出线，并且第二上选择晶体管连接至第一输出线。第一单元的公共节点连接至交叉耦合式锁存电路的第一信号节点，并且第二单元的公共节点连接至交叉耦合式锁存电路的第二信号节点。参考信号线耦合至交叉耦合式锁存电路的第一反相器和第二反相器。

附图说明

将参考本发明的实施方式，本发明的实施方式的示例可以在随附附图中示出。这些图旨在为说明性的，而非限制性的。尽管在这些实施方式的上下文中总体上描述了本发明，但是应当理解的是，不旨在将本发明的范围限制为这些特定实施方式。

图1示出了根据本公开的实施方式的神经网络的示意图。

图2示出了根据本公开的实施方式的突触阵列的示意图。

图3示出了根据本公开的实施方式的突触的示意图。