[发明专利]在多重图案化处理中使用原子层沉积的间隔件轮廓控制在审
| 申请号： | 201980010351.1 | 申请日： | 2019-01-22 |
| 公开（公告）号： | CN111656488A | 公开（公告）日： | 2020-09-11 |
| 发明（设计）人： | 米尔扎弗·阿巴查夫;傅乾;山口叶子;亚伦·埃普勒 | 申请（专利权）人： | 朗姆研究公司 |
| 主分类号： | H01L21/02 | 分类号： | H01L21/02;H01L21/311;H05H1/46;H01J37/32;C23C16/455 |
| 代理公司： | 上海胜康律师事务所 31263 | 代理人： | 李献忠;邱晓敏 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 多重 图案 处理 使用 原子 沉积 间隔 轮廓 控制 | ||
本文描述了用于在多重图案化处理中使用原子层沉积(ALD)来控制间隔件轮廓的方法和设备。以多图案化方案将氧化硅间隔件沉积在图案化的芯材料和衬底的目标层上。通过多个ALD循环在包括氧化时间、等离子功率和衬底温度的第一氧化条件下沉积氧化硅间隔件的第一厚度。在第二氧化条件下通过多个ALD循环沉积氧化硅间隔件的第二厚度，其中第二氧化条件与第一氧化条件的区别在于一个或多个参数。在蚀刻图案化的芯材料之后，氧化硅间隔件的所得轮廓至少部分取决于第一和第二氧化条件。
相关申请的交叉引用
本申请要求于2018年1月26日提交的并且名称为“SPACER PROFILE CONTROLUSING ATOMIC LAYER DEPOSITION IN A MULTIPLE PATTERNING PROCESS”的美国专利申请No.15/881,506的优先权利益，在此通过引用将其整体并入本文并且用于所有目的。
技术领域
本公开总体上涉及半导体装置的制造中的多重图案化处理，并且更具体地涉及对在多重图案化处理中使用原子层沉积的间隔件和掩模的轮廓控制。
背景技术
先进集成电路的制造通常涉及在半导体的大批量制造中对小特征进行图案化。多种图案化技术可以实现基于光刻技术(例如193nm浸没式光刻)的特征尺寸缩放。自对准双重图案化是多重图案化技术的一个示例。
发明内容
本公开涉及用于控制多个间隔件的斜度的方法。所述方法包括：在等离子体室中，通过原子层沉积(ALD)在包括图案化的芯材料和在所述图案化的芯材料下面的目标层的衬底上沉积第一厚度的氧化硅间隔件层，以及在所述等离子体室中，通过ALD在所述衬底上沉积第二厚度的所述氧化硅间隔件层。通过ALD沉积所述第一厚度的所述氧化硅间隔件层包括将所述衬底暴露于第一剂量的含硅前体以及在第一氧化条件下将所述衬底暴露于氧化剂的等离子体。通过ALD沉积所述第二厚度的所述氧化硅间隔件层包括将所述衬底暴露于第二剂量的所述含硅前体以及在第二氧化条件下将所述衬底暴露于所述氧化剂的等离子体，其中所述第二氧化条件不同于所述第一氧化条件。所述方法还包括在所述等离子体室中，蚀刻所述图案化的芯材料以从所述氧化硅间隔件层形成多个间隔件，其中，所述多个间隔件用作所述目标层的掩模。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
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