[发明专利]背栅场效应晶体管及其制造方法

说明书

一种背栅碳纳米管场效应晶体管(CNFET)提供：(1)减小的寄生电容，这减小能量延迟乘积(EDP)，因此改进数字系统(例如，极大规模集成电路)的能效，以及(2)将晶体管缩放到较小技术节点(例如，亚3nm节点)。示例性背栅CNFET包含沟道。源极和漏极安置于所述沟道的第一侧上。栅极安置于所述沟道的与所述第一侧相对的第二侧上。以此方式，所述背栅CNFET的接触栅极节距(CGP)可缩小，而不缩放物理栅极长度(L_G)或接触件长度(L_C)。在此架构中，所述栅极还可与所述源极和/或所述漏极重叠。在一个实例中，演示示例性CNFET具有小于30nm的CGP和相比于顶栅CNFET对于EDP的1.6x改进。

相关专利申请的交叉引用

本申请根据35U.S.C.§119(e)要求2018年1月29日提交的标题为“背栅碳纳米管场效应晶体管(BACK-GATE CARBON NANOTUBE FIELD-EFFECT TRANSISTORS)”的第62/623,277号美国申请的优先级，所述美国申请以全文引用的方式并入本文中。

技术领域

背景技术

越来越小的晶体管技术节点的发展带来了越来越多技术和经济方面的挑战。确切地说，在给定当前制造能力的情况下，缩放晶体管超出亚3nm技术节点的目标仍然难以实现。举例来说，如果接触栅极节距(CGP)如摩尔定律所指示以其历史速度缩放，则场效应晶体管(FET)的金属栅极和金属源极/漏极之间的物理间隔(即，间隔物厚度)缩小导致寄生电容增加，从而使潜在的能量延迟乘积(EDP)效益降级。

这驱使寻找除硅以外的新兴的纳米技术来对硅CMOS进行补充。举例来说，碳纳米管(CNT)可用于形成碳纳米管场效应晶体管(CNFET)，其中多个CNT并行地构成具有以光刻方式限定的源极、漏极和栅极区的FET的沟道。据估计，由CNFET制造的数字极大规模集成(VLSI)电路相比于硅互补金属氧化物半导体(CMOS)在EDP中实现一定数量级的改进。

发明内容

利用纳米材料作为硅的替代物的新晶体管架构的开发是在不以不可持续的方式增加EDP或提高制造成本的情况下将晶体管缩放到逐渐变小的技术节点的一种有前景的方法。因此，本公开针对各种背栅场效应晶体管(FET)和用于制造背栅FET的方法，其可相比于常规顶栅和环绕栅极(GAA)FET在相同CGP下以较低EDP按比例缩小到亚3nm技术节点。本文中所描述的背栅FET的设计架构可用于大大减小CGP，CGP是限定FET的面积且因此限定技术节点的关键度量。在一个示例性设计中，碳纳米管(CNT)用作沟道以形成具有约30nm的CGP的背栅碳纳米管场效应晶体管(CNFET)。接着可组装多个CNFET以形成CNFET数字逻辑电路。此类CNFET可(1)改进数字VLSI电路的能效(即，能量延迟乘积EDP)，以及提供一种将CGP数字逻辑缩放到较小技术节点(例如，亚3nm技术节点)的方法。

这些CNFET可采取包括沟道、源极、漏极和栅极的晶体管的形式。沟道具有第一侧和与第一侧相对的第二侧，源极安置于沟道的第一侧上。漏极安置于沟道的第一侧上且与源极隔开小于约10nm的物理沟道长度。且栅极安置于沟道的第二侧上，并具有大于物理沟道长度的栅极长度。此晶体管可具有30nm或更小的接触栅极节距和小于0.1毫微微法拉/微米的寄生电容。

另一本发明的晶体管也包含沟道、源极、漏极和栅极。同样，沟道具有第一侧和与第一侧相对的第二侧，源极和漏极在沟道的第一侧上。栅极安置于沟道的第二侧上且与源极、漏极或源极和漏极两者重叠。此晶体管具有30nm或更小的接触栅极节距。

在这些晶体管中，沟道可包含与源极和漏极电连通的(碳)纳米管，在此情况下可存在安置于栅极和纳米管之间的电介质。栅极可与源极、漏极或源极和漏极重叠。且晶体管可被配置成在介于约0.1GHz和约10GHz之间的时钟频率下操作。