[发明专利]用于具有高速缓冲存储器及多个独立阵列的存储器的接口

说明书

本公开包含一种用于具有高速缓冲存储器及多个独立阵列的存储器的接口。一实施例包含：存储器装置，其具有高速缓冲存储器及多个独立存储器阵列；控制器；及接口，其经配置以将多个命令从所述控制器传递到所述存储器装置，其中所述接口包含引脚，所述引脚经配置以在所述存储器装置接收到所述多个命令中的第一命令之后即刻激活，且一旦所述存储器装置已执行所有所述多个命令便撤销激活。

技术领域

本公开一般来说涉及半导体存储器及方法，且更特定来说涉及一种用于具有高速缓冲存储器及多个独立阵列的存储器的接口。

背景技术

存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路及/或外部可移除式装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)及同步动态随机存取存储器(SDRAM)，以及其它。非易失性存储器可在未供电时保留所存储数据且可包含NAND快闪存储器、NOR快闪存储器、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁性随机存取存储器(MRAM)，以及其它。

存储器装置可包含高速缓冲存储器，其可较装置的其它存储器(其可被称为主存储器)更小及/或更快。作为实例，高速缓冲存储器可包括DRAM，且主存储器可包括DRAM、NAND或NOR快闪存储器、磁盘存储装置或固态驱动器(SSD)。存储器装置可利用高速缓冲存储器来高速缓冲数据，这可改善存储器装置的速度及/或性能。

用于现有存储器装置(例如，具有多阵列(例如，多存储器库)架构的现有DRAM装置)的控制器可发出命令(例如编程(例如，写入)及感测(例如，读取)命令)，所述命令具有与其相关联的确定性(例如，固定)存取时间，使得控制器可知晓命令的执行何时完成及何时可发出新命令。然而，此确定性存取时序方案可不与包含高速缓冲存储器的存储器装置兼容，这是因为执行命令(或命令群组)的时间量可变化(例如，可并非是固定的)，这取决于命令最终是在高速缓冲存储器上还是在主存储器上执行。

附图说明

图1图解说明根据本公开的实施例的计算系统的框图。

图2图解说明根据本公开的实施例的存储器系统的框图。

图3是图解说明根据本公开的实施例图2的存储器系统的接口的操作的概念性实例的时序图。

图4图解说明根据本公开的实施例的存储器系统的框图。

图5是图解说明根据本公开的实施例图4的存储器系统的接口的操作的概念性实例的时序图。

图6图解说明根据本公开的实施例的存储器系统的框图。

图7是图解说明根据本公开的实施例图6的存储器系统的接口的操作的概念性实例的时序图。

图8是图解说明根据本公开的实施例图6的存储器系统的接口的操作的额外概念性实例的时序图。

图9是图解说明根据本公开的实施例图6的存储器系统的接口的操作的额外概念性实例的时序图。

具体实施方式

本公开包含一种用于具有高速缓冲存储器及多个独立阵列的存储器的接口。一实施例包含：存储器装置，其具有高速缓冲存储器及多个独立存储器阵列；控制器；及接口，其经配置以将多个命令从所述控制器传递到所述存储器装置，其中所述接口包含引脚，所述引脚经配置以在所述存储器装置接收到所述多个命令中的第一命令之后即刻激活，且一旦所述存储器装置已执行所有所述多个命令便撤销激活。