[发明专利]芯片尺度薄3D管芯堆叠封装

说明书

本文所公开的实施例包含一种包括堆叠管芯的电子封装。在一个实施例中，电子封装包括第一管芯，该第一管芯包括从第一管芯的第一表面延伸出的多个第一导电‎互连。在一个实施例中，第一管芯还包括禁用区带。在一个实施例中，电子封装还可以包括第二管芯。在一个实施例中，第二管芯完全位于第一管芯的禁用区带的‎周界内。在一个实施例中，第二管芯的第一表面‎面向第一管芯的第一表面。

技术领域

本公开的实施例涉及电子封装，并且更特别地，涉及包括具有面对面管芯堆叠的3D堆叠的封装配置。

背景技术

为了提供增加的计算能力和/或功能，电子封装通常包括彼此通信耦合的多个管芯。例如，存储器管芯可以通信地耦合到处理器管芯。为了提供改进的形状因子，多个管芯通常被堆叠。

堆叠管芯的一个实例包括倒装芯片安装到封装基板的主管芯和形成于所述主管芯的背侧表面上方的堆叠管芯。堆叠管芯可以引线接合到封装基板。在这样的配置中，所述主管芯及所述堆叠管芯以背对背配置（即，每一管芯的具有有源器件的表面彼此背对）定向。引线接合增加了封装的Z高度，并增加了X-Y形状因子。

堆叠管芯的附加示例包括层叠封装（PoP）配置。在这样的配置中，主管芯可以是安装到第一封装基板的倒装芯片，并且堆叠管芯可以引线接合到第二封装基板。第二封装基板可以通过围绕主管芯的周界形成的导电柱电耦合到第一封装基板。在这样的配置中，所述主管芯及所述堆叠管芯以背对背配置定向。引线接合和额外的封装基板增加了封装的Z高度，并且对围绕第一封装的柱的需要增加了X-Y形状因子。

堆叠管芯的附加示例包括倒装芯片安装到封装基板的主管芯，其中堆叠管芯耦合到所述主管芯的背侧表面。在这样的配置中，主管芯可具有硅通孔（TSV）以提供从主管芯的有源表面到堆叠芯片的有源表面的电连接。在这样的配置中，所述主管芯及所述堆叠管芯以背对前配置（即，所述主管芯的所述背侧表面面向所述堆叠管芯的所述有源表面）定向。与引线接合的堆叠管芯和PoP配置相比，这样的配置提供了改进的Z高度和X-Y形状因子。然而，包含TSV显著增加了主管芯的成本和复杂性。

堆叠管芯的又一配置包括倒装芯片安装到封装基板的第一表面的主管芯，以及倒装芯片安装到封装基板的第二表面的堆叠管芯。与引线接合的堆叠管芯和PoP配置相比，这样的实施例改进了Z高度和X-Y形状因子。然而，将堆叠管芯安装到封装基板的第二表面需要在第二管芯所在的位置减少第二级互连的数量。

附图说明

图1A是根据一个实施例的具有第一管芯及与所述第一管芯呈面对面定向的多个堆叠管芯的电子封装的横截面图示。

图1B是根据一个实施例的图1A中的电子封装沿线B-B'的平面图图示。

图2是根据一个实施例的具有第一管芯及多个堆叠管芯的电子封装的横截面图示，其中封装基板包含腔。

图3是根据一个实施例的具有第一管芯和多个堆叠管芯的电子封装的横截面图示，其中封装基板包含通孔。

图4A是根据一个实施例的具有第一管芯和多个堆叠管芯的电子封装的横截面图示，其中电子封装是晶片级芯片尺度封装（WLCSP）。

图4B是根据一个实施例的在WLCSP中具有第一管芯和多个堆叠管芯的电子封装的横截面图示，其中堆叠管芯中的一个延伸出模制层。

图5A是根据一个实施例的在扇出封装中具有第一管芯和多个堆叠管芯的电子封装的横截面图示。

图5B是根据一个实施例的在扇出封装中具有第一管芯和多个堆叠管芯的电子封装的横截面图示，其中堆叠管芯之一延伸出模制层。

图5C是根据一个实施例的具有第一管芯及多个堆叠管芯的电子封装的横截面图示，其中所述堆叠管芯包括重分布层。

图6A是根据一个实施例的具有第一管芯及多个堆叠管芯的电子封装的横截面图示，其中所述堆叠管芯中的一个包含TSV。