[发明专利]用于三维结构的保形掺杂的方法

说明书

论述了保形地掺杂三维结构的方法。一些实施例利用沉积在结构上的保形硅膜。在沉积后对硅膜进行掺杂以包含卤素原子。随后对结构进行退火以用来自掺杂的硅膜的卤素原子掺杂该结构。

技术领域

本公开的实施例大体上涉及半导体的制造，包括用于掺杂三维结构的工艺。更具体地，本公开的实施例是针对用卤素原子掺杂高介电常数层的方法。

背景技术

最近已经引入了三维场效应晶体管(FET)作为通过增加栅极-沟道耦合来改善栅极控制的一种方式。这样，可减少断态电流和短沟道效应。

一种挑战在于形成3D结构的均匀掺杂。在此前，已经公开了通过保形沉积在Si沟道中形成保形掺杂的方法。然而，高介电常数的电介质也可能遭受高密度的界面和体积缺陷。这些缺陷可增加载流子散射，降低迁移率，并减小漏极电流。

氟掺杂能够通过有效地钝化界面悬挂键和大量氧空位来减小高介电常数电介质中的缺陷密度。反过来，这些修改可减少氧化物泄漏电流，改善阈值电压的稳定性，以及改善器件性能。然而，氟通常是通过离子注入方法掺杂的，这可能损坏FinFET鳍片，并且可能无法有效地在FinFET鳍片的整个三维几何形状上均匀地引入氟原子。

因此，在本领域中需要用于保形掺杂三维结构的方法。

发明内容

本公开的一个或多个实施例是针对一种基板处理方法。所述方法包含在基板上形成的三维结构上沉积基本上保形的硅膜。将基板暴露于金属卤化物以形成包含金属和卤素原子的覆盖层。对基板进行退火以在覆盖层下方扩散卤素原子，并用卤素原子掺杂三维结构。从基板去除覆盖层。

本公开的额外实施例是针对基板处理方法，所述方法包含在基板上形成的FinFET结构上沉积基本上保形的硅膜。FinFET结构包含分层堆叠，所述分层堆叠具有至少层间电介质层、高介电常数层和氮化物层。将基板暴露于WF₆以形成包含钨和氟原子的覆盖层。对基板进行退火以使氟原子扩散至高介电常数层中，并用约0至约25原子百分比的氟原子掺杂高介电常数层。从基板去除覆盖层。

本公开的进一步实施例是针对基板处理方法，所述方法包含通过将基板暴露于硅前驱物而在基板上形成的FinFET结构上沉积基本上保形的硅膜。硅前驱物包含至少一种通式为Si_xH_y的物质，其中x是1至4的整数且y是2x+2。FinFET结构包含分层堆叠，所述分层堆叠具有至少包含SiO的层间电介质层、包含HfO的高介电常数层和包含TiN的氮化物层。将基板暴露于WF₆以形成包含钨和氟原子的覆盖层。在约200℃至约1000℃范围内的温度下对基板进行退火以使氟原子扩散至高介电常数层中，并用约0至约25原子百分比范围内的氟原子掺杂高介电常数层。从基板去除覆盖层。

附图说明

为了可以详细地理解本公开的上述特征，可通过参考实施例得到上文简要概述的本公开内容的更具体的描述，一些实施例在附图中示出。然而，应注意，附图仅示出本公开的典型实施例，并且因此不应被认为是对其范围的限制，因为本公开可允许其他等效实施例。

图1示出根据本公开的一个或多个实施例的在其上具有鳍状特征的基板的示意图；和

图2示出根据本公开的一个或多个实施例的经历处理的基板的示意图。

具体实施方式

在描述本公开的数个示例性实施例之前，应理解，本公开不限于在以下描述中阐述的构造或处理步骤的细节。本公开能够具有其他实施例且能够以各种方式实践或执行。