[发明专利]高效卷积引擎

权利要求书

1.一种用于实现卷积神经网络的设备，所述设备包括：

二维同步移位寄存器，所述二维同步移位寄存器包括数据存储元件的三乘四阵列：

其中：

数据存储元件d_1,1电耦合到数据存储元件d_2,1，

数据存储元件d_2,1电耦合到数据存储元件d_3,1，

数据存储元件d_1,2电耦合到数据存储元件d_2,2，

数据存储元件d_2,2电耦合到数据存储元件d_3,2，

数据存储元件d_1,3电耦合到数据存储元件d_2,3，

数据存储元件d_2,3电耦合到数据存储元件d_3,3，

数据存储元件d_1,4电耦合到数据存储元件d_2,4，并且

数据存储元件d_2,4电耦合到数据存储元件d_3,4，

第一卷积器单元，所述第一卷积器单元包括第一多个乘法器和其中：

乘法器永久性电耦合到数据存储元件d_1,1，

乘法器永久性电耦合到数据存储元件d_1,2，

乘法器永久性电耦合到数据存储元件d_1,3，

乘法器永久性电耦合到数据存储元件d_2,1，

乘法器永久性电耦合到数据存储元件d_2,2，

乘法器永久性电耦合到数据存储元件d_2,3，

乘法器永久性电耦合到数据存储元件d_3,1，

乘法器永久性电耦合到数据存储元件d_3,2，并且

乘法器永久性电耦合到数据存储元件d_3,3；以及

第二卷积器单元，所述第二卷积器单元包括第二多个乘法器和其中：

乘法器永久性电耦合到数据存储元件d_1,2，

乘法器永久性电耦合到数据存储元件d_1,3，

乘法器永久性电耦合到数据存储元件d_1,4，

乘法器永久性电耦合到数据存储元件d_2,2，

乘法器永久性电耦合到数据存储元件d_2,3，

乘法器永久性电耦合到数据存储元件d_2,4，

乘法器永久性电耦合到数据存储元件d_3,2，

乘法器永久性电耦合到数据存储元件d_3,3，并且

乘法器永久性电耦合到数据存储元件d_3,4，

其中，在第一时钟周期的开始：

数据存储元件d_1,1被配置为存储数据值x_1,1，

数据存储元件d_1,2被配置为存储数据值x_1,2，

数据存储元件d_1,3被配置为存储数据值x_1,3，

数据存储元件d_1,4被配置为存储数据值x_1,4，

数据存储元件d_2,1被配置为存储数据值x_2,1，

数据存储元件d_2,2被配置为存储数据值x_2,2，

数据存储元件d_2,3被配置为存储数据值x_2,3，

数据存储元件d_2,4被配置为存储数据值x_2,4，

数据存储元件d_3,1被配置为存储数据值x_3,1，

数据存储元件d_3,2被配置为存储数据值x_3,2，

数据存储元件d_3,3被配置为存储数据值x_3,3，并且

数据存储元件d_3,4被配置为存储数据值x_3,4；

其中，在所述第一时钟周期期间：

乘法器被配置为将数据值x_1,1与权重w₁相乘，以便生成乘积w₁x_1,1，

乘法器被配置为将数据值x_1,2与权重w₂相乘，以便生成乘积w₂x_1,2，

乘法器被配置为将数据值x_1,3与权重w₃相乘，以便生成乘积w₃x_1,3，

乘法器被配置为将数据值x_2,1与权重w₄相乘，以便生成乘积w₄x_2,1，

乘法器被配置为将数据值x_2,2与权重w₅相乘，以便生成乘积w₅x_2,2，

乘法器被配置为将数据值x_2,3与权重w₆相乘，以便生成乘积w₆x_2,3，

乘法器被配置为将数据值x_3,1与权重w₇相乘，以便生成乘积w₇x_3,1，

乘法器被配置为将数据值x_3,2与权重w₈相乘，以便生成乘积w₈x_3,2，

乘法器被配置为将数据值x_3,3与权重w₉相乘，以便生成乘积w₉x_3,3，

乘法器被配置为将数据值x_1,2与权重w₁相乘，以便生成乘积w₁x_1,2，

乘法器被配置为将数据值x_1,3与权重w₂相乘，以便生成乘积w₂x_1,3，

乘法器被配置为将数据值x_1,4与权重w₃相乘，以便生成乘积w₃x_1,4，

乘法器被配置为将数据值x_2,2与权重w₄相乘，以便生成乘积w₄x_2,2，

乘法器被配置为将数据值x_2,3与权重w₅相乘，以便生成乘积w₅x_2,3，

乘法器被配置为将数据值x_2,4与权重w₆相乘，以便生成乘积w₆x_2,4，

乘法器被配置为将数据值x_3,2与权重w₇相乘，以便生成乘积w₇x_3,2，

乘法器被配置为将数据值x_3,3与权重w₈相乘，以便生成乘积w₈x_3,3，并且

乘法器被配置为将数据值x_3,4与权重w₉相乘，以便生成乘积w₉x_3,4，

其中，在所述第一时钟周期后的第二时钟周期之前：

所述第一卷积器单元被配置为生成第一项的和，所述第一项的和包括所述乘积w₁x_1,1、所述乘积w₂x_1,2、所述乘积w₃x_1,3、所述乘积w₄x_2,1、所述乘积w₅x_2,2、所述乘积w₆x_2,3、所述乘积w₇x_3,1、所述乘积w₈x_3,2和所述乘积w₉x_3,3，并且

所述第二卷积器单元被配置为生成第二项的和，所述第二项的和包括所述乘积w₁x_1,2、所述乘积w₂x_1,3、所述乘积w₃x_1,4、所述乘积w₄x_2,2、所述乘积w₅x_2,3、所述乘积w₆x_2,4、所述乘积w₇x_3,2、所述乘积w₈x_3,3和所述乘积w₉x_3,4，并且

其中，在所述第一时钟周期后的所述第二时钟周期的开始：

第一累加器被配置为存储所述第一项的和，并且

第二累加器被配置为存储所述第二项的和。