[发明专利]用于完成级联的时钟环状总线的系统和方法

说明书

一种级联时钟环状网络包括时钟路径，该时钟路径通过从第一处理节点到最后处理节点的串联连接的处理节点传输源时钟。数据路径响应于所传输的源时钟，通过从第一处理节点到最后处理节点的处理节点传输数据。最后处理节点提供所传输的源时钟作为结束时钟信号，并提供所传输的数据作为结束数据值。响应于结束时钟信号结束数据值被写入FIFO存储器。随后使用源时钟信号从FIFO存储器读取结束数据值，并将其提供给第一处理节点。同步电路确保在从FIFO存储器读取结束数据值之前最初将多个结束数据值写入FIFO存储器。

相关申请

本申请要求于2018年5月1日提交的题为“用于完成级联的时钟环状总线的系统和方法(System And Methods For Completing A Cascaded Clock Ring Bus)”的美国专利申请15/967,990的优先权，并且通过引用将其并入文本。

技术领域

本发明涉及在级联时钟环状网络中执行的计时操作。更具体地，本发明涉及已完成整个级联时钟环状网络的往返遍历的时钟信号的再同步。

相关技术

图1是包括多个处理节点101-108的传统同步环状网络100的框图。节点101-108分别包括节点处理单元111-118、分别包括多路复用器121-128并且分别包括触发器131-138。节点101-108连接成环状，其中触发器131、132、133、134、135、136、137和138的数据输出D1、D2、D3、D4、D5、D6、D7和D8分别通过数据总线141、142、143、144、145、146、147和148分别提供给多路复用器122、123、124、125、126、127、128和121的输入。触发器131-138的输入被耦合以分别接收多路复用器121-128的输出。注意多路复用器121-128也分别从节点处理单元111-118接收数据输入。触发器131-138的输出也分别提供给节点处理单元111-118。

触发器131-138使用包括时钟源150和时钟驱动器电路151-165的平衡时钟树计时。如图所示，构筑平衡时钟树，使得时钟源150提供的时钟信号C0通过各种时钟驱动器151-165而被路由，从而将时钟信号C1-C8分别提供给触发器131-138，其中时钟信号C1-C8以同相(即，同时)转变(transition)。平衡时钟树通过在系统中最小化设定和保持时间偏斜来产生同步环状网络100的最大操作频率。在此平衡时钟树环状网络100中，在环上没有‘开始’时钟信号和‘结束’时钟信号的概念。

图2是包括多个处理节点201-208的传统级联时钟环状网络200的框图。处理节点201-208分别包括节点处理单元111-118、分别包括多路复用器121-128、以及分别包括触发器131-138，以上结合图1的同步环状网络100进行描述。此外，处理节点201-208分别包括时钟驱动器电路211-218并且分别包括时钟驱动器电路221-228。

处理节点201-208以环状连接，其中触发器131、132、133、134、135、136、137和138的数据输出D1’、D2’、D3’、D4’、D5’、D6’、D7’和D_END分别通过数据总线141、142、143、144、145、146、147和148分别提供给多路复用器122、123、124、125、126、127、128和121的输入。