[发明专利]残留物去除

说明书

提供用于在选择性沉积工艺之后去除残留物的方法。在一个实施方式中，所述方法包括执行选择性沉积工艺以在基板的第一位置处形成含金属的介电材料，以及执行残留物去除工艺以从所述基板的第二位置去除残留物。

技术领域

实施方式大体涉及用于在半导体基板的某些位置上从基板去除缺陷的方法。更特定而言，实施方式涉及通过利用局部钝化沉积的选择性沉积工艺来选择性地在基板上形成所需材料(其中在基板的不同位置处有不同材料)的方法。

背景技术

可靠地生产亚半微米及更小的特征是半导体器件的下一代超大规模集成(VLSI)及极大规模集成(ULSI)的关键技术挑战之一。然而，随着推动电路技术的极限，VLSI及ULSI技术的缩小的尺寸已对处理能力提出额外要求。在基板上可靠地形成栅极结构对于VLSI及ULSI的成功以及增加各别基板及裸片的电路密度及品质的持续努力而言是重要的。

由于将用于形成半导体器件的结构的几何形状极限朝向技术极限推动，因此对用所需材料准确成形用于制造具有小的临界尺寸及高深宽比的结构以及具有不同材料的结构的需求已变得愈来愈难以满足。可执行用于选择性沉积的习知方法，以仅在基板上的平坦表面的某些位置上形成材料层，所述材料层由不同于基板材料的材料制成。然而，随着持续推动结构的几何形状极限，选择性沉积工艺可能无法被有效地限制并以指定的小尺寸在基板上形成，导致在基板的非期望位置上形成非期望材料。另外，当沉积工艺的选择性不够高时，时常在非期望位置上形成一些残留材料。在非期望位置上保留这些残留材料可能污染基板上的器件结构，使器件的电学性能降级，且最终导致器件失效。

因此，需要适合于下一代半导体芯片或其他半导体器件的用于在选择性沉积工艺之后去除残留物的改良方法。

发明内容

本揭示案的实施方式提供用于在半导体应用中从基板上的非期望位置去除残留物的方法。在一个实施方式中，所述方法包括执行选择性沉积工艺以在基板的第一位置处形成含金属的介电材料，以及执行残留物去除工艺以从所述基板的第二位置去除残留物。

在另一实例中，一种用于从基板去除残留物的方法包括：执行选择性沉积工艺以在基板上的金属材料上形成含金属的介电材料，且在所述基板上的介电材料上留下残留物，其中所述含金属的介电材料为具有大于12的介电常数的高介电常数材料；以及执行残留物去除工艺以从所述基板去除残留物。

在又一实例中，一种用于从基板去除残留物的方法包括：通过原子层沉积工艺执行选择性沉积工艺以在基板上的金属材料上形成含金属的介电材料，且在所述基板上的介电材料上留下残留物；以及执行残留物去除工艺以从所述基板去除残留物，其中所述残留物具有小于30nm但大于2nm的直径。

附图说明

为了获得且可详细地理解本揭示案的上述特征的方式，可通过参考在附图中图示的本揭示案的实施方式来获得以上简要概述的本揭示案的更特定描述。

图1为根据本揭示案的一或多个实施方式的被配置为执行蚀刻工艺的处理腔室的示意性截面图。

图2为被配置为执行化学机械研磨(CMP)工艺的研磨系统的示意性截面图。

图3为根据本揭示案的一或多个实施方式的用于执行残留物去除工艺的方法的流程图。

图4A至图4C图示在图3的图案化工艺期间基板的截面图。

图5描绘在图3的图案化工艺期间基板的截面图。

为了便于理解，已尽可能使用相同标号来表示诸图中所共有的相同元件。设想到一个实施方式的元件及特征可有利地并入其他实施方式中而无需进一步叙述。

然而，应注意，附图仅图示本揭示案的例示性实施方式，且因此不应视为对本揭示案的范围的限制，因为本揭示案可允许其他同等有效的实施方式。

具体实施方式