[发明专利]具有字节擦除操作的分裂栅极闪存存储器阵列

说明书

本公开涉及一种存储器设备，该存储器设备具有：成行和列的存储器单元；字线，将存储器单元行的控制栅极连接在一起；位线，将存储器单元列的漏极区电连接在一起；第一子源极线，每个第一子源极线将处于存储器单元行中的一个中和处于第一多个存储器单元列中的源极区电连接在一起；第二子源极线，每个第二子源极线将处于存储器单元行中的一个中和处于第二多个存储器单元列中的源极区电连接在一起；第一源极线和第二源极线；第一选择晶体管，每个第一选择晶体管连接在第一子源极线中的一个与第一源极线之间；第二选择晶体管，每个第二选择晶体管连接在第二子源极线中的一个与第二源极线之间；和选择晶体管线，每个选择晶体管线连接到第一选择晶体管中的一个以及第二选择晶体管中的一个的栅极。

相关专利申请

本申请要求于2018年5月16日提交的美国临时申请62/672124号、于2018年5月18日提交的美国临时申请62/673633号以及于2018年7月23日提交的美国专利申请16/042000号的权益。

技术领域

本发明涉及非易失性存储器阵列。

背景技术

分裂栅极非易失性存储器单元和此类单元阵列是熟知的。例如，美国专利5,029,130(’130专利)公开了分裂栅极非易失性存储器单元阵列。存储器单元在图1中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅极22具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并且与其绝缘(并且控制其电导率)，该第二部分22b沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅极22通过栅极氧化物26与衬底12绝缘。

通过将高的正电压置于控制栅极22上，擦除存储器单元(从浮栅去除电子)，导致浮栅20上的电子经由福勒-诺德海姆隧穿效应从浮栅20通过中间绝缘体24遂穿到控制栅极22。

通过将正电压置于控制栅极22上以及将正电压置于漏极16上来编程存储器单元(其中电子被置于浮栅上)。电子电流将从源极14流向漏极16。当电子到达控制栅极22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物26被注入到浮栅20上。该技术通常被称为热电子注入。

通过将正的读取电压置于漏极16和控制栅极22上(这接通控制栅极下方的沟道区)来读取存储器单元。如果浮栅20带正电(即，电子被擦除并且正耦合到漏极16)，则从控制栅极22到浮栅20存在足够的电容耦合来导通浮栅20下面的沟道区的部分，并且电流将流过沟道区18，这被感测为擦除或“1”状态。如果浮栅20带负电(即，利用电子进行了编程)，那么从控制栅极22到浮栅20的电容耦合不足以导通浮栅20下方的沟道区的部分，该部分将保持大部分或完全关断，并且电流将不会(或几乎不会)流过沟道区18，这被感测为编程或“0”状态。本领域的技术人员应当理解，术语源极和漏极可以是可互换的，如图2所示，其中部分地位于浮栅下方的区域可被称为源极区14，并且与控制栅极相邻的区域被称为漏极区16。图2还示出了可如何形成共享单个源极区14的存储器单元对。两个相邻的存储器单元对可端对端布置并且共享单个漏极区16。

图3示出了存储器单元10的常规阵列配置。存储器单元10按行和列布置。每列包括端对端布置的存储器单元对。每列通常被称为有源区，并且相邻的有源区通过形成于通常被称为隔离区中的绝缘材料彼此绝缘。每行的存储器单元包括将该行的存储器单元的所有控制栅极22电连接在一起的字线WL。优选地，控制栅极跨整个行连续地形成，并且构成字线WL(即，每个存储器单元的控制栅极是字线WL的设置在该存储器单元的沟道区上方的那部分)。每行的存储器单元对包括源极线SL，该源极线将该行的存储器单元对的所有源极区14电连接在一起。该源极线可以是延伸跨过有源区/隔离区的连续扩散区，或者可包括单独的导电线，该导电线包括到源极区的周期性接触。每列的存储器单元包括位线BL，该位线将该列存储器单元的所有漏极区16电连接在一起。