[发明专利]调试控制器电路

说明书

一种电路布置，包括设置在片上系统(SoC)(102)上并被配置为接收和存储流式调试包的一个或多个输入缓冲器(312、314，…，316)。一个或多个响应缓冲器(328、330，……，332)也被设置在SoC上。事务控制电路(318)设置在SoC上，并被配置为处理一个或多个输入缓冲器中的每个调试包。该处理包括：解码调试包中的操作代码；以及从调试包中的地址确定多个接口电路中的一个接口电路，以访问SoC上多个子系统中的一个子系统中的存储电路。所述处理还包括根据该操作代码经由接口电路发出访问存储电路的请求，并将从接口电路接收的响应和数据存储在一个或多个响应缓冲器中。

技术领域

本公开内容总体涉及片上系统(System-on-Chip,SoC)的调试与跟踪电路。

背景技术

许多集成电路采用扫描电路来帮助验证和测试电路操作。扫描电路的一个示例是标准测试访问端口和边界扫描结构(Standard Test Access Port and Boundary-ScanArchitecture)，它是由联合测试行动小组(Joint Test Action Group,JTAG)开发并在IEEE标准1149中正式定义的。扫描测试电路可用于片上系统设备(SoC)。

复杂的SoC可以包括多个子系统，例如具有多个处理器内核的处理器子系统，提供片上SRAM和/或DRAM的存储子系统以及具有例如现场可编程门阵列(FPGA)的电路的可编程逻辑子系统。SoC还可以包括硬连线逻辑，该硬连线逻辑可以用于执行某些数学功能，这些功能由处理器上执行的软件或以SoC的可编程逻辑实现的电路指导。

测试在SoC上实现的系统可能涉及在SoC和测试控制器(例如在主机系统上执行的调试器系统)之间传输大量数据。调试器系统可以从SoC的各个子系统中的存储电路读取数据，也可以将数据写入其中。在当前系统中，调试步骤是从主机上的调试器系统按顺序逐一排序的。排序调试步骤所涉及的高延迟，以及JTAG接口电路工作时相对较慢的时钟速率(例如小于100MHz)，可能会延长测试所需的时间。

发明内容

一种电路装置包括被设置在片上系统(SoC)上并且被配置为接收和存储多个流式调试包的一个或多个输入缓冲器。一个或多个响应缓冲器也被设置在SoC上。事务控制电路被设置在SoC上，并且被耦接到一个或多个输入缓冲器以及一个或多个响应缓冲器。事务控制电路被配置为处理一个或多个输入缓冲器中的每个调试包。该处理包括对调试包中的操作代码进行解码，以及从调试包中的地址确定多个接口电路中的一个接口电路，以访问SoC上多个子系统的一个子系统中的存储电路。所述处理还包括：根据所述操作代码经由所述接口电路发出访问所述存储电路的请求，并将从所述多个接口电路接收的响应和数据存储在所述一个或多个响应缓冲器中。

片上系统(SoC)包括集成电路(IC)芯片；被设置在IC芯片上的多个电路子系统；被配置为访问多个电路子系统中的存储电路的多个接口电路；以及被设置在IC管芯上并耦接到多个接口电路的调试电路。调试电路包括一个或多个输入缓冲器，其被配置为接收和存储多个流式调试包以及一个或多个响应缓冲器。事务控制电路耦接到一个或多个输入缓冲器和一个或多个响应缓冲器。事务控制电路被配置为处理一个或多个输入缓冲器中的每个调试包。该处理包括对调试包中的操作代码进行解码，以及从调试包中的地址确定多个接口电路中的一个接口电路，以访问SoC上多个子系统的子系统中的存储电路。所述处理还包括：根据所述操作代码经由所述接口电路发出访问所述存储电路的请求，并将从所述多个接口电路接收的响应和数据存储在所述一个或多个响应缓冲器中。