[发明专利]用于操作高速缓存和指令高速缓存提取和解码指令的低延迟同步

说明书

本文描述的技术提供一种指令提取和解码单元，所述指令提取和解码单元具有操作高速缓存，其中在从所述操作高速缓存提取已解码的操作与使用解码单元提取和解码指令之间切换时具有低延迟。所述低延迟是通过同步机制实现的，所述同步机制允许工作流过操作高速缓存路径和指令高速缓存路径两者，直到所述工作由于需要等待来自相反路径的输出而停止。所述操作高速缓存路径和所述指令高速缓存路径中解耦缓冲器的存在允许保持工作，直到所述工作被清除以继续进行。诸如允许在单个周期中检测多个命中的特别配置的操作高速缓存标签阵列的其他改进还通过例如提高从存储预测的地址块的预测队列消耗条目的速度来改进延迟。

相关申请的交叉引用

本申请要求2018年6月21日提交的美国非临时专利申请第16/014，715号的权益，其内容通过引用的方式并入本文中。

背景技术

微处理器指令执行管线提取指令并且将这些指令解码成微操作以供执行。指令提取和解码会消耗大量电力，并且还会成为性能瓶颈。不断地进行对指令提取和解码的改进。

附图说明

可以从结合附图以举例的方式给出的以下描述中获得更详细的理解，在附图中：

图1是其中可以实现一个或多个公开的特征的示例装置的框图；

图2是根据示例的图1的处理器的指令执行管线的框图；

图3是根据示例的示出图2的指令执行管线的指令提取和解码单元的部件的框图；

图4A是根据示例的指令提取和解码单元的共享提取逻辑的操作的方法的流程图；

图4B是根据示例的用于处理操作高速缓存队列的条目以从操作高速缓存提取高速缓存的已解码的微操作的方法的流程图；以及

图4C是根据示例的用于对存储在指令字节缓冲器中的指令字节进行提取和解码的方法的流程图。

具体实施方式

指令提取和解码单元包括存储先前解码的指令的操作高速缓存和存储未解码的指令字节的指令高速缓存。指令提取和解码单元提取对应于由分支预测器预测的预测的地址块的指令。指令提取和解码单元包括提取控制块，所述提取控制块确定预测的地址块应从操作高速缓存路径还是指令高速缓存路径提取，以及这些高速缓存中的哪些条目保持相关联的指令。当指令在操作高速缓存中可用时，使用操作高速缓存路径。操作高速缓存路径从操作高速缓存检索已解码的微操作。指令高速缓存路径从指令高速缓存检索指令字节，并且将那些指令字节解码成微操作。

提取控制逻辑检查操作高速缓存的标签阵列，以检测预测的地址块的命中。由于本文别处描述的提取控制逻辑的特殊特征，在需要一个以上操作高速缓存条目来提取预测的地址块的情况下，可在单个周期中检测到多个命中。对于在操作高速缓存中未找到命中的指令，指令高速缓存路径从指令高速缓存或更高级高速缓存提取指令字节并且将这些指令进行解码。

提取控制逻辑生成操作高速缓存队列条目。这些条目指示在条目的指令地址之前的指令是否将由指令高速缓存路径服务，并且因此操作高速缓存路径是否必须在输出所述操作高速缓存队列条目的已解码的微操作之前等待指令高速缓存路径输出先前指令的已解码的操作。提取控制逻辑还为指令高速缓存路径生成指令高速缓存队列条目，所述指令高速缓存队列条目指示对应于指令字节缓冲器条目的指令的已解码的微操作是否必须等待操作高速缓存路径输出先前指令的微操作，然后才输出它们自己。因此，对于任何特定的已解码的操作，两条路径都知道此类操作是否必须等待来自相反路径的已解码的操作被输出。所述同步机制允许工作在任一路径中进行，直到所述工作由于必须等待另一个路径而需要停止。对于预测的地址块，在单个周期中检测多个操作高速缓存命中的能力和同步机制的组合允许以最小的延迟在不同路径之间切换。