[发明专利]利用选择性双层电介质再生的全自对准过孔有效
申请号: | 201980042746.X | 申请日: | 2019-06-26 |
公开(公告)号: | CN112368822B | 公开(公告)日: | 2023-09-22 |
发明(设计)人: | 坎达巴拉·塔皮利;杰弗里·史密斯 | 申请(专利权)人: | 东京毅力科创株式会社 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/027 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 陈炜;李德山 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 利用 选择性 双层 电介质 再生 对准 | ||
1.一种用于加工衬底的方法,该方法包括:
提供衬底,该衬底包括第一电介质层、形成在该第一电介质层中的多个导电结构,该第一电介质层的顶表面与这些导电结构的顶表面齐平;
在这些导电结构和该第一电介质层上形成导电盖层,该导电盖层选择性地置于这些导电结构上,该导电盖层具有顶表面和侧壁;
在该第一电介质层上形成第二电介质层,该第二电介质层选择性地置于该第一电介质层上,使得该导电盖层的顶表面未被覆盖,并且该导电盖层的侧壁被该第二电介质层包围;
在该第二电介质层上形成第三电介质层,该第三电介质层选择性地置于该第二电介质层上,使得该导电盖层的顶表面未被覆盖,并且低于该第三电介质层的顶表面,该第三电介质层具有与该第二电介质层的蚀刻电阻率不同的蚀刻电阻率;
在该多个导电结构和该第三电介质层上形成第四电介质层,以便覆盖该第三电介质层和该导电盖层;以及
在该第四电介质层内形成互连结构,该互连结构包括沟槽结构和置于该沟槽结构下面并连接至该沟槽结构的过孔结构,该过孔结构包括:第一部分,该第一部分置于该导电盖层上,并且该第一部分的侧壁被该第三电介质层包围;以及第二部分,该第二部分设置在该第一部分和该第三电介质层上。
2.如权利要求1所述的方法,其中,在形成该第二电介质层之后,该导电盖层选择性地沉积在该多个导电结构上。
3.如权利要求1所述的方法,其中,该过孔结构的第二部分设置在该沟槽结构与该过孔结构的第一部分之间,并且具有比该过孔结构的第一部分更大的临界尺寸,以便减小该过孔结构的过孔电阻。
4.如权利要求1所述的方法,其中,该导电盖层包括钌、钨、镍或钴中的至少一种。
5.如权利要求1所述的方法,其中,该第二电介质层的高度是该第三电介质层的高度的至少两倍大。
6.如权利要求1所述的方法,其中,该第三电介质层由含金属的电介质材料制成。
7.如权利要求1所述的方法,其中,该第二电介质层和该第三电介质层两者在同一沉积室中形成。
8.如权利要求1所述的方法,其中,通过使用共用加工工具来形成该导电盖层、该第二电介质层和该第三电介质层,该共用加工工具包括被配置为分别形成该导电盖层、该第二电介质层和该第三电介质层的一个或多个室。
9.如权利要求1所述的方法,其中,在该第四电介质层内形成该互连结构进一步包括:
通过蚀刻过程在该第四电介质层中形成互连开口,该互连开口包括沟槽开口和过孔开口,该过孔开口置于该沟槽开口下方并且暴露该多个导电结构中的一个;
形成阻挡层以覆盖该互连开口和该多个导电结构中的未被覆盖的导电结构;
在该阻挡层上形成导电层以填充该互连开口,该导电层进一步覆盖该第四电介质层的顶表面;以及
执行表面平坦化过程以去除该第四电介质层的顶表面上的过多导电层。
10.如权利要求9所述的方法,其中,该第三电介质层被配置为当在该第四电介质层内形成该互连开口时保护该第二电介质层免受该蚀刻过程。
11.如权利要求5所述的方法,其中,该第二电介质层的高度在3nm至15nm的范围内,使得该第二电介质层防止这些导电结构与该互连结构之间发生电短路。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造