[发明专利]三维NOR存储器电路制造中的晶片接合

说明书

存储器阵列和单晶电路在同一集成电路中通过晶片接合(例如，粘合晶片接合或阳极晶片接合)来提供，并且通过互连层的导体互连。附加电路或存储器阵列可由附加晶片接合提供，并在晶片接合界面处通过互连层电连接。存储器阵列可包括具有单晶外延硅沟道材料的存储或存储器晶体管。

相关申请的交叉引用

本申请涉及于2018年9月24日提交的美国临时专利申请(“临时申请I”)，序列号62/735678，标题为“三维NOR存储器电路制造中的晶片接合”，并要求其优先权。

本申请还涉及于2018年6月19日提交的序列号为16/012731、标题为“三维NOR存储器阵列结构及其制造方法”的美国专利申请(“同时待审申请”)。本申请还涉及与本申请同日提交的序列号为62/735662的美国临时专利申请(“临时申请II”)，其标题为“用于三维存储器结构中的存储晶体管的外延单晶沟道及其形成方法”。通过引用将同时待审申请和临时申请I和II的公开内容全部并入本文。

发明背景

1.技术领域

本发明涉及在集成电路制造中的晶片接合技术。特别地，本发明涉及高密度三维存储器电路的晶片接合技术。

2.背景技术

晶片接合是许多半导体装置制造时所使用的技术。在晶片接合中，两个相同或接近相同面积的晶片例如通过热压(thermocompression)、黏合(adhensive)、阳极(anodic)或是热(thermal)技术连接。一般来说，在接合之后，将全部或基本上全部基板从一片或两片晶片移除。

前述同时待审申请案揭露了三维存储器结构，其形成在单晶半导体基板顶部上，其被组织为NOR存储器字符串(string)的阵列。在此背景下，“NOR存储器字符串”指的是一组薄膜存储晶体管，其共用源极与漏极区域。图1显示了存储器结构30的剖面，其包含NOR存储器字符串的阵列，其形成在半导体基板上的CMOS(互补金属氧化物半导体)电路与互连层之上。如图1所示，存储器结构30形成在基板150之上。举例来说，可以使用本领域普通技术人员已知用于制作电子电路的半导体晶片作为适合的基板。也可以采用非半导体基板，如二氧化硅。

可以在半导体基板150上或中制作各式电路元件(如图1所示的CMOS晶体管所表示的CMOS电路10)，其经由传统互连层的导体22(例如铜)通过触点或过孔16互相连接。在形成存储器结构30之前，先使用传统的技术将这些电路元件制作在半导体基板之上。在此统称为互连层20的电路通常会嵌入在绝缘层当中，可以包含导体用来支持存储器结构30当中的存储器阵列的运作。存储器结构30会形成于互连层20之上。举例来说，互连层20提供导体24(全局字线global word lines)来连接在存储器结构30中用作各存储晶体管定址用的字线的导体32(例如重参杂多晶硅heavily-doped polysilicon)。在本说明中称导体32为局部字线(local word line)。