[发明专利]形成用于半导体器件的晶体学稳定的铁电铪锆基膜的方法

说明书

描述了形成用于半导体器件的晶体学稳定的铁电铪锆基膜的方法。该铪锆基膜可以是掺杂的或非掺杂的。该方法包括在衬底上沉积厚度大于5纳米的铪锆基膜，在该铪锆基膜上沉积盖层，对该衬底进行热处理以使该铪锆基膜以非中心对称的正交相、四方相或其混合物结晶。该方法进一步包括从该衬底去除该盖层，将该经热处理的铪锆基膜减薄到小于5纳米的厚度，其中该减薄的经热处理的铪锆基膜保持该结晶的非中心对称的正交相、四方相或其混合物。

相关申请的交叉引用

本申请涉及并要求2018年7月26日提交的美国临时专利申请序列号62/703,714的优先权，该美国临时专利申请的全部内容通过引用并入本文。

技术领域

本发明涉及用于半导体器件的高介电常数(高k)材料，并且更具体地涉及形成晶体学稳定的铁电铪锆基膜的方法。

背景技术

铪基膜和锆基膜在各种半导体器件中都有应用。为了针对一些器件应用使用铁电氧化铪基膜和氧化锆基膜(例如，Hf_xZr_1-xO₂，0x1)，需要形成厚度小于约5nm的呈现铁电行为的缩放膜(scaled film)。这需要具有非中心对称的正交相或四方相的结晶膜，该结晶膜可以在电应力下转换为非中心对称的相。然而，很难使这样的厚度小于约5nm的膜结晶，并且迄今为止，所沉积的厚度小于约3nm的HfxZr_1-xO₂膜完全没有示出展现铁电行为，并且也示出退化特性。另外，随着膜变得越来越薄，结晶要求越来越高的温度。这样的高温与后端加工所要求的热预算不兼容，并且在前端加工中也可能是有问题的。这包括例如在形成晶体管时使用替换的高k栅极堆叠，这通常在源极和漏极形成之后进行。

ZrO₂和HfO₂都可以形成单斜晶、四方晶和立方多晶型物(晶体学形式)，但已经示出立方形式在典型的半导体加工温度下是最稳定的形式。计算指示该四方晶形式具有最高的带隙和电容率，针对ZrO₂和HfO₂的预测介电常数分别约为70和38。因此，在需要高介电常数的应用中，可能期望具有四方晶形式并且甚至立方形式，相比单斜晶形式，这两者形式都具有更高的介电常数。实验已经示出，在典型的半导体加工温度下，相比HfO₂更容易获得ZrO₂的四方晶形式，但是高温下的退火减少了ZrO₂和HfO₂的四方晶形式。总体而言，HfO₂和ZrO₂具有许多相似的性质，并且在固态下是完全可混溶的。

因此，能够形成具有合理的热预算和小于5nm的厚度的高结晶铁电Hf_xZr_1-xO₂以及其他铪基膜和锆基膜将是有益的。

发明内容

描述了形成用于半导体器件的晶体学稳定的铁电铪锆基膜的方法。该铪锆基膜可以是掺杂的或非掺杂的。该方法包括在衬底上沉积厚度大于5纳米(nm)的铪锆基膜，在该铪锆基膜上沉积盖层，对该衬底进行热处理以使铪锆基膜以非中心对称的正交相、四方相或其混合物结晶。该方法进一步包括从该衬底去除该盖层，将该经热处理的铪锆基膜减薄到小于5nm的厚度，其中，该减薄的经热处理的铪锆基膜保持结晶的非中心对称的正交相、四方相或其混合物。

附图说明

通过参考以下在结合附图考虑时的具体描述，由于本发明变得更好理解而将容易获得对本发明及其许多附带优点的更完整的理解，在附图中：

图1A描绘了根据本发明的实施例的原子层沉积(ALD)系统的示意图；

图1B描绘了根据本发明的实施例的等离子体增强原子层沉积系统(PEALD)系统的示意图；

图2A至图2F示意性地展示了根据本发明的实施例的用于形成铪锆基膜的脉冲序列；