[发明专利]具有多个电压域的DRAM设备

说明书

一种DRAM设备的动态存储器阵列使用大于DRAM设备的大多数数字逻辑电路系统的操作(即，开关)电压的位线电压来操作。数字逻辑电路系统使用低于用于在DRAM阵列的位线上存储/检索数据的电压的电源电压来操作。这样可以将较低电压摆幅(以及从而将较低功率)数字逻辑用于DRAM设备上的大多数非存储阵列逻辑，从而降低了非存储阵列逻辑的功耗，进而降低了整个DRAM设备的功耗。

附图说明

图1是示出根据一个实施例的动态随机存取存储器(DRAM)设备的框图。

图2是示出示例读出放大器的图。

图3是示出示例局部全局数据线开关的图。

图4是示出示例位线到局部数据线开关的图。

图5是示出经偏移补偿的读出放大器的元件的图。

图6是示出经偏移补偿的读出放大器的示例位线均衡块的图。

图7是处理系统的框图。

具体实施方式

降低电子器件和计算机系统的功耗是一个持续的目标。因此，降低动态随机存取存储器(DRAM)设备的功耗是该工作的一部分。导致DRAM设备功耗的主要因素与公式P＝CV²f相关联，其中P是功耗，C是电容，V是开关电压，f是开关频率。因此，由于电压在上式中为平方，因此降低开关电压对降低功耗具有重要影响。

在一个实施例中，DRAM设备的(多个)动态存储器阵列使用大于DRAM设备的大多数数字逻辑电路系统的操作(即，开关)电压的位线电压来操作。换言之，数字逻辑电路系统使用低于用于从DRAM阵列存储/检索数据的电压的电源电压来操作。这样可以将较低电压摆幅(以及从而将较低功率)的数字逻辑用于DRAM设备上的大多数非存储阵列逻辑，从而降低了非存储阵列逻辑的功耗，进而降低了整个DRAM设备的功耗。

图1是示出根据一个实施例的动态随机存取存储器(DRAM)设备的框图。在图1中，DRAM设备100包括多个存储体/子存储体、控制电路系统160和接口电路系统170。DRAM设备100可以是至少一个集成电路，位于至少一个集成电路上，或者包括至少一个集成电路。DRAM存储体包括子阵列(例如，子阵列128)、读出放大器带(例如，读出放大器带130)、列解码和子阵列访问电路系统140以及字线控制电路系统150。读出放大器带130包括读出放大器(例如，读出放大器110)和局部全局开关(例如，局部全局开关127)。子阵列包括存储器位单元(例如，单元123)。存储器位单元123连接到字线122、位线121和列选择线124。读出放大器110连接到位线121和局部数据线125。局部全局开关127连接到局部数据线125和全局数据线126。

控制电路系统160可操作地耦合到DRAM存储体，以处理至少列地址、行地址和/或经由物理接口170接收的命令。控制电路系统160包括在正常操作模式下使用所选择的(例如，由DRAM设备100的制造商)数字逻辑电源电压(又称VDD)进行操作的数字逻辑电路系统。控制电路系统160可以包括使用互补金属氧化物半导体(CMOS)型逻辑门实现的大多数电路系统。控制电路系统160可以包括使用在高K/金属栅极(HKMG)CMOS制造工艺中实现的CMOS逻辑实现的电路系统。全摆幅CMOS逻辑门的信号摆幅(即，在逻辑“1”与逻辑“0”之间)的范围可以从与负电源/参考/衬底电压相对应的最小值到与数字逻辑电源电压相对应的最大电压。

在一个实施例中，DRAM设备100在正常操作模式(即，非测试模式)下使用位线电压(即，相对于负电源/参考/衬底电压的最大电压)进行操作，该位线电压高于DRAM设备100上的大多数数字逻辑的数字逻辑电源和/或最大信号摆幅电平(相对于与位线电压所参考的相同的负电源/参考/衬底电压)。具体地，位线121可以使用大于控制电路系统160的最大电压来操作。为简便起见，位线电压在本文中可以被称为VBL。