[发明专利]处理器存储器存取

说明书

本发明涉及一种计算装置，其包括：多个ALU(9)；一组寄存器(11)；存储器(13)；存储器接口，其在所述寄存器(11)和所述存储器(13)之间；控制单元(5)，其通过生成以下各项来控制所述ALU(9)：至少一个循环i，其包含借助于算术逻辑单元(9)实施至少一个第一计算操作和从所述存储器(13)将第一数据集(AA4_7；BB4_7)下载到至少一个寄存器(11)；以及至少一个循环ii，其在所述至少一个循环i之后，包含借助于算术逻辑单元(9)实施第二计算操作，针对所述第二计算操作，所述第一数据集(AA4_7；BB4_7)的至少一部分(A4；B4)形成至少一个操作数。

本发明涉及处理器的领域，且涉及其与存储器单元的交互。

常规地，计算装置包括一个或多个处理器的集合。每一处理器包括一个或多个处理单元或PU。每一PU包括称为算术逻辑单元或ALU的一个或多个计算单元。为了具有高性能计算装置，也就是说，快速的以便执行计算操作的计算装置，常规做法是提供高数目的ALU。因此，ALU能够并行地(即，同时)处理操作。因而，时间单位为计算循环。因此，通常依据每计算循环能够执行的操作的数目来量化计算装置的计算能力。

然而，如果装置的与ALU交互的元件未被设计(设定尺寸)成与期望同时操作的ALU的数目一致，则具有高数目的ALU并不适当，乃至是不必要的。换句话说，如果存在高数目的ALU，则ALU的环境的配置可以是限制装置的功率的准则。确切地说，所述装置包括存储器组合件，其本身包括一个或多个存储器单元，每一存储器单元具有能够永久地存储计算数据的固定数目的存储器位置。在计算处理操作期间，ALU在输入处从存储器单元接收数据，且在输出处供应数据，所述数据则被存储在存储器单元上。因而应理解，除ALU的数目外，存储器单元的数目是确定装置的计算能力的另一准则。

数据在两个方向上通过装置的总线在ALU和存储器单元之间路由。本文中使用的术语“总线”一般是指用于传递数据的系统(或接口，其包含硬件(接口电路)和管控交换的协议。总线自身传输的数据、地址和控制信号。每一总线本身还具有硬件和软件限制，使得数据的路由受到限制。确切地说，总线具有存储器单元侧上的有限数目的端口和ALU侧上的有限数目的端口。在本文中，认为存储器单元为单端口，也就是说，与被称为“双端口”存储器(就表面而言较昂贵，且需要较大双控制总线用于读取和写入)的存储器相比，在不同循环期间实施读取和写入操作。因此，在计算循环期间，可经由总线在单个方向中(在“读取”模式中或在“写入”模式中)存取存储器位置。此外，在计算循环期间，存储器位置仅可由单个ALU存取。作为变型，可利用被称为“双端口”存储器的存储器来实施所提议的技术方案。在此些实施例中，可在同一个计算循环期间实施读取和写入操作。

在总线和ALU之间，计算装置通常包括一组寄存器和本地存储器单元，其可视为与上述存储器单元分离的存储器。为了便于理解，此处绘示既定存储这样的数据的“寄存器”和既定存储存储器地址的“本地存储器单元”之间的区别。向每一寄存器指派PU的ALU。向PU指派多个寄存器。寄存器的存储容量相比于存储器单元非常有限，但其内容可由ALU直接存取。

为了执行计算操作，每一ALU通常必须首先获得计算操作的输入数据，通常是基础计算操作的两个操作数。因此实施经由总线的相应存储器位置上的“读取”操作以便将所述两个操作数中的每一个导入到寄存器上。ALU接着自身基于来自寄存器的数据且通过将结果以数据项的形式导出到寄存器上来执行计算操作。最后。实施“写入”操作以便将计算操作的结果记录在存储器位置中。在此写入操作期间，存储在寄存器上的结果经由总线记录在存储器位置中。据推断，操作中的每一个消耗一个或多个计算循环。

在已知计算装置中，通常尝试在同一个计算循环期间执行多个操作(或多个指令)，以便减小计算循环的总数目且因此提高效率。接着参考并行“处理链”或“管线”。然而，操作之间常常存在许多相互相依性。举例来说，只要操作数尚未读取且它们不可在用于ALU的寄存器上存取，就不可能执行基础计算操作。因此，实施处理链涉及检查操作(指令)之间的相互相依性，这很复杂且因此代价很高。