[发明专利]具有电容耦合到浮栅的栅极的存储器单元的编程

说明书

一种存储器设备，该存储器设备具有存储器单元，每个存储器单元包括：源极区和漏极区，该源极区和漏极区之间具有沟道区；浮栅，该浮栅处于第一沟道区部分上方；选择栅，该选择栅处于第二沟道区部分上方；控制栅，该控制栅处于浮栅上方；和擦除栅，该擦除栅处于源极区上方。控制电路被配置为针对存储器单元中的一个存储器单元：施加第一编程电压脉冲，该第一编程电压脉冲包括施加到控制栅的第一电压；执行读取操作，该读取操作包括针对不同的控制栅电压检测通过沟道区的电流，以使用对应于通过沟道区的目标电流的所检测到的电流来确定目标控制栅电压；以及施加第二编程电压脉冲，该第二编程电压脉冲包括施加到控制栅的第二电压，该第二电压由第一电压、标称电压和目标电压确定。

相关专利申请

本申请要求于2018年8月24日提交的美国临时申请第62/722,776号、于2018年10月17日提交的美国临时申请第62/746,962号以及于2018年12月12日提交的美国专利申请第16/217,916号的权益。

技术领域

本发明涉及非易失性存储器阵列。

背景技术

分裂栅极非易失性存储器单元和此类单元阵列是熟知的。例如，图1中示出了具有四个栅极的常规分裂栅极存储器单元10。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，沟道区18在其间延伸。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并且控制其导电性)，并且优选地形成在源极区14的一部分上方。选择栅22(也称为字线栅极)设置在沟道区18的第二部分上方并且与其绝缘(并且控制其导电性)，并且还与浮栅20横向地相邻。控制栅28设置在浮栅20上方并且与其绝缘。擦除栅30设置在源极区14上方并且与其绝缘。优选地，存储器单元10成对形成，其中每对共享共同擦除栅30和共同源极区14，并且这些对首尾相接地布置，使得每个漏极区16由两个相邻的存储器单元对共享。

通过将高正电压置于擦除栅30上来擦除存储器单元10(其中从浮栅20去除电子)，这导致浮栅20上的电子经由福勒-诺德海姆隧穿从浮栅20通过中间绝缘体遂穿到擦除栅30(在图1中通过从浮栅20延伸到擦除栅30的箭头以图形方式示出)。通过使擦除栅30中的凹口包绕浮栅20的上边缘来提高擦除效率。

通过在选择栅22、控制栅28、擦除栅30和源极区14上施加适当的正电压以及在漏极16上施加电流源来对存储器单元10进行编程(其中电子被放置在浮栅20上)。电子将沿着沟道区18从漏极16流动到源极14。当电子到达选择栅22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的吸引静电力(这是由于控制栅28上的正电压电容耦合到浮栅20而引起的)，因此受热电子中的一些受热电子将被注入通过浮栅下方的栅极氧化物绝缘体并且注入到浮栅20上，如图1所示。该编程技术被称为热电子注入，并且在图1中通过沿着沟道区18延伸并且进入浮栅20的箭头以图形方式示出。

通过在漏极区16、选择栅22(其接通选择栅22下方的沟道区部分)和控制栅28(其电容耦合到浮栅20)上施加正读取电压来读取存储器单元10。如果浮栅20带正电(即，电子被擦除以及电容耦合到控制栅28上的正电压)，则沟道区在浮栅20下方的部分也通过电容耦合电压被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区在浮栅20下方的部分被大部分或完全关断(即，来自控制栅28的电容耦合电压不足以克服存储在浮栅20上的负电荷)，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。