[发明专利]利用宽频率采集的亚采样锁相环路(SSPLL)

说明书

本发明公开了一种具有锁频环路(FLL)和锁相环路(PLL)的亚采样器锁相环路(SSPLL)系统。该FLL被配置为检测锁相环路(PLL)输出信号和参考频率之间的频率变化，在检测到该频率变化时自动生成脉冲校正信号，并且将该脉冲校正信号施加到电压控制振荡器(VCO)控制电压。该PLL被配置为基于该VCO控制电压生成该PLL输出信号。

相关申请的交叉引用

本专利申请要求2018年9月10日提交的美国临时专利申请号16/126,722的优先权，该专利申请的内容全文以引用方式并入本文。

技术领域

各种实施方案通常涉及无线通信领域。

背景技术

锁相环路(PLL)是用于无线通信和其他通信的重要构建块。PLL在通信电路中用于解调、锁频等。另外，毫米波(mmWave)频率用于无线通信等。mmWave频率可用于为各种应用提供高数据速率通信。

然而，mmWave通信具有大频率范围并且在高频下操作。PLL在这些mmWave频率下操作可能受到阻碍。PLL可能难以锁定到频率上等。

所需要的是有利于PLL在mmWave频率下的操作并且有利于无线通信的技术。

附图说明

图1示出了根据一个方面的用户设备。

图2示出了根据一个方面的基站或基础设施装备无线电头。

图3A和图3B示出了无线电前端模块的各方面。

图4A示出了根据一些方面的示例性毫米波通信电路400。

图4B和图4C在一些方面示出了图4A中的发射电路的示例。

图4D示出了根据一些方面的图4A中的示例性射频电路电路。

图4E示出了根据一些方面的图4A中的示例性接收电路。

图5是示出根据一些实施方案和/或方面的用于亚采样锁相环路(SSPLL)系统的布置的示意图。

图6是示出根据一些实施方案和/或方面的用于与亚采样锁相环路(SSPLL)系统一起使用的锁频环路(FLL)的布置的示意图。

图7是示出根据一些实施方案的用于SSPLL的示例性信号的曲线图。

图8示出了根据一些实施方案的示例性测量的输出频谱和相位噪声的曲线图。

图9是示出在VCO自由运行频率中的阶跃期间的测量的输出频率和VCO调谐电压的曲线图。

图10示出了用于正交相位VCO的快速极性检测的另选技术。

图11示出了利用极性检测器的粗锁频技术和细锁频技术方面的技术。

图12示出了粗锁频技术。

图13示出了示出SSPLL中粗锁频和细锁频的示例性信号的曲线图。

具体实施方式

现在将参考附图描述本公开，其中贯穿全文、相似的附图标号用于指代相似的元素，并且其中所示出的结构和设备不必按比例绘制。在不同的附图中可使用相同的附图标号来识别相同或相似的元件。在以下描述中，出于说明而非限制的目的，阐述了具体细节，诸如特定结构、架构、接口、技术等，以便提供对各个实施方案的各个方面的透彻理解。然而，对于受益于本公开的本领域技术人员显而易见的是，可以在背离这些具体细节的其他示例中实践各个实施方案的各个方面。在某些情况下，省略了对熟知的设备、电路和方法的描述，以便不会因不必要的细节而使对各种实施方案的描述模糊。本文的实施方案可涉及RAN1和5G。