[发明专利]对电子系统设计及相关系统、方法和设备进行时钟门控分析的方法

说明书

本公开中描述的系统和方法整体涉及分析电子电路，并且更具体地，涉及分析电子电路中时钟门控的效率。分析可包括识别时钟门和/或整个电路浪费的时钟信号的传播。在一些实施方案中，例如通过消除至少一些浪费的时钟信号的传播，可确定改进时钟门控效率的修改的门控逻辑。

优先权声明

本申请要求于2018年8月28日提交的名称为“对电子系统设计及相关系统、方法和设备进行时钟门控分析的方法(Method of Clock Gate Analysis of Electronic SystemDesigns and Related Systems,Methods and Devices)”的美国临时专利申请序列号62/723,589的提交日的权益，并且要求于2018年12月20日提交的名称为“对电子系统设计及相关系统、方法和设备进行时钟门控分析的方法(Method of Clock Gate Analysis ofElectronic System Designs and Related Systems,Methods and Devices)”的待决美国专利申请序列号16/228,445的提交日的权益，该待决申请还要求美国临时专利申请序列号62/723,589的优先权，这些申请各自的内容和公开据此以全文引用方式并入本文。

技术领域

本公开的实施方案整体涉及分析电子电路设计中的时钟门，并且更具体地，在一些实施方案中，涉及分析由电子电路设计工具插入到电子电路设计中的时钟门。

背景技术

电子电路设计工具，诸如用于电子计算机辅助设计和电子设计自动化的工具，通常用于电子系统的设计。例如，电子电路、集成电路、专用集成电路和印刷电路板的设计和/或评估。它们生成的设计用于许多目的，包括制造半导体器件以及将设计功能编程到可配置可编程逻辑块中，诸如用于现场可编程门阵列(FPGA)中。

在制造或释放电子系统之前，通常评估和验证电子电路设计。评估和验证通常涉及执行电子电路设计的模拟以分析系统的功能(或多种功能)-即，给定一组输入，系统是否生成预期输出？此外，模拟可用于根据包括与功率消耗有关的预定义量度来测量系统的效率。以举例的方式，当存储在集成电路的寄存器中的数据没有变化时，对那些寄存器计时是电子电路设计对功率的低效使用。

时钟门控是用于同步电路中以减少功率耗散的技术。其通过向电路(即，“时钟门”)添加逻辑以禁用部分电路来节省功率，以使得时钟被禁用于触发器或电路中不切换状态或不旨在切换状态的其他下游逻辑。电子电路设计工具有时将数千个时钟门插入到电子电路设计中。然而，本公开的发明人现在理解，如果被错误配置或者如果用例为边际的，则时钟门可节省的功率比正确配置的时钟门更少，或者在一些情况下，时钟门可耗费的功率比其节省的更多。

本公开的发明人已经认识到需要用于分析电子电路设计中时钟门的方法，并且更具体地，需要分析由电子电路设计工具插入到电子电路设计中的时钟门。

附图说明

通过结合附图的详细描述，本公开的实施方案的目的和优点对于本领域的普通技术人员将是显而易见的，所述附图包括：

图1示出了根据本公开的一个或多个实施方案的尚未改进的示例电子电路的简化电路图。

图2A示出了对应于图1的电子电路的设想操作的时序图。

图2B示出了根据本公开的一个或多个实施方案的对应于改进电子电路的时序图。

图3示出了对应于图2B的时序图的示例改进电子电路的简化电路图。

图4示出了根据本公开的一个或多个实施方案的时钟门控分析过程的流程图。

图5示出了根据本公开的一个或多个实施方案的示例时钟门控分析器的功能框图。

图6示出了根据本公开的一个或多个实施方案的示例组合逻辑解释过程的流程图。