[发明专利]乘法和累加电路

说明书

用于将浮点操作数相乘的电路和方法。指数加法器电路将第一指数和第二指数相加并产生输出指数。尾数乘法器电路将第一尾数和第二尾数相乘并产生输出尾数。第一转换电路将输出指数和输出尾数转换为定点数。累加器电路将累加寄存器的内容和定点数相加为累加值，并将累加值存储在累加寄存器中。

技术领域

本公开总体上涉及乘法和累加(MAC)电路。

背景技术

神经网络是计算密集型应用。一些大型神经网络，例如VGG-16卷积神经网络(CNN)，需要30Gflops才能对单个图像进行图像分类。计算的很大一部分用于乘法和累加运算。例如，乘法和累加运算用于计算点积和标量积。

硬件加速器已被用来减少计算时间。示例硬件加速器包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)和专用处理器，例如图形处理单元(GPU)。尽管硬件加速器提供的性能改进相当可观，但是功耗和数据带宽要求的增加也是相当大。权重和输入激活(inputactivation)通常被存储为32位单精度浮点值，并且硬件加速器对32位操作数执行MAC运算。

已经提出了许多用于减少神经网络的计算要求的方法。在一些方法中，用于表示权重和输入激活的位数减少了，这减少了计算和带宽需求。但是，这些方法可能需要层特定的体系结构和/或特定的训练过程。一些先前的方法在复杂的分类任务中也可能表现不佳。

发明内容

所公开的电路装置包括指数加法器电路，该指数加法器电路被配置为将第一指数和第二指数相加并产生输出指数。尾数乘法器电路被配置为将第一尾数和第二尾数相乘并产生输出尾数。第一转换电路耦接到指数加法器电路和尾数乘法器电路的输出端。转换电路被配置为将输出指数和输出尾数转换为定点数。该电路装置还包括累加寄存器和累加器电路。累加器电路耦接到转换电路和累加寄存器。累加器电路被配置为将累加寄存器的内容和定点数相加为累加值，并将累加值存储在累加寄存器中。

所公开的方法包括分别将第一共享指数和第二共享指数存储在第一和第二共享指数寄存器中。该方法将第一指数和第二指数相加并产生输出指数。该方法还将第一尾数和第二尾数相乘并产生输出尾数。将累加寄存器的内容和基于输出指数和输出尾数的值相加为累加值。累加值存储在累加寄存器中，并且基于第一共享指数、第二共享指数和累加值的指数，将累加值的指数更新为扩展指数。

通过考虑以下的详细描述和权利要求，将认识到其他特征。

附图简述

通过阅读以下详细说明并参考附图，电路和方法的各个方面和特征将变得明显，在附图中：

图1示出了MAC电路，其中，乘法器对浮点值进行运算，而累加器对定点值进行运算；

图2示出了对输入操作数进行运算的MAC电路，该输入操作数中已通过从浮点权重值和输入激活值中分解出共享指数而减小了位宽；

图3示出了目标可编程集成电路上的MAC电路的阵列或阵列的一部分的示例性实施方案，该目标可编程集成电路具有实现浮点乘法器和转换电路的可编程逻辑电路、实现部分累加的单指令多数据(SIMD)数字信号处理器(DSP)电路、以及实现加法器电路的另外的可编程逻辑电路；

图4示出了目标可编程集成电路上的MAC电路的阵列或阵列的一部分的示例性实施方案，该目标可编程集成电路具有实现浮点乘法器和转换电路的可编程逻辑电路、实现部分累加的单指令多数据(SIMD)数字信号处理器(DSP)电路、和实现加法器电路的另外的可编程逻辑电路；

图5示出了对输入操作数进行运算的MAC电路，该输入操作数中已通过从浮点权重值和输入激活值中分解出共享指数而减小了位宽；

图6示出了一种电路装置，其中一部分指数已从MAC电路中的浮点操作数中分解出来，并且将尾数相乘的电路被实现为执行若干个小位宽乘法的大位乘法器；