[发明专利]仿真和原型制作中重叠时钟和数据传播的相干可观测性和可控制性

权利要求书

1.一种硬件仿真系统控制块，包括：

N个延迟块，每个延迟块接收第一信号，所述第一信号表示延迟值，所述延迟值与用于所述仿真系统的N个时钟信号中的不同时钟信号相关联，与每个时钟信号相关联的所述延迟值定义所述时钟信号的转变时间；

最小延迟计算器块，适于计算所述N个延迟值中的最小值；

时钟调度器，被配置为调度用于其关联的延迟值与所述最小延迟匹配的每个时钟的转变，以及递减其延迟值与所述最小延迟值不匹配的每个时钟的所述关联的延迟，所述时钟调度器将所述最小延迟供应给所述N个延迟块中的每个延迟块；以及

时钟信号生成器，被配置为导致所述时钟调度器所调度的所述时钟信号的转变。

2.根据权利要求1所述的硬件仿真系统控制块，还包括：

N个第一触发器，每个第一触发器与所述N个延迟块中的不同延迟块相关联，并且适于接收其关联的延迟块的输出；

N个第一多路复用器，每个第一多路复用器与所述N个延迟块中的不同延迟块相关联，并且适于在其第一输入处接收其关联的延迟块的输出，所述N个第一多路复用器中的每个第一多路复用器具有第二输入，所述第二输入适于接收其关联的触发器的输出，每个多路复用器都有选择端子，所述选择端子适于当触发信号被断言时，将其第二输入递送到所述最小延迟计算器，所述触发信号响应于用户所插入的仿真中断而中止对设计的仿真；

第二第一触发器，适于接收所述时钟生成器的输出；以及

第二多路复用器，适于在其第一输入处接收所述时钟调度器的所述输出，并且在其第二输入处接收所述第二触发器的所述输出，如果所述触发信号未被断言，则所述多路复用器将其第一输入递送到其输出；如果所述触发信号被断言，则所述多路复用器将其第二输入递送到其输出，其中所述第二多路复用器的所述输出施加到仿真电路设计的硬件仿真系统。

3.根据权利要求2所述的硬件仿真系统控制块，其中所述硬件仿真系统控制块在所述仿真的周期K+1期间计算与所述时钟信号的仿真周期K相对应的所述顺序元件的所述值。

4.根据权利要求3所述的硬件仿真系统控制块，其中所述硬件仿真系统控制块在所述仿真的周期K+1期间计算所述仿真的周期K+1的所述时钟的所述值。

5.根据权利要求2所述的硬件仿真系统控制块，其中每个延迟块包括：

减法器，适于在其第一输入处接收所述最小延迟；

第一触发器，接收所述延迟块的输出并且将其输出供应给所述减法器的第二输入；

XOR逻辑，在其第一输入处接收所述最小延迟，并且在其第二输入处接收所述延迟块的所述输出；

第二触发器，接收所述XOR逻辑的输出；以及

多路复用器，在其第一输入处接收与所述块相关联的所述延迟值，并且在其第二输入处接收所述减法器的所述输出，所述多路复用器响应于所述第二触发器的输出信号供应其输出。

6.根据权利要求4所述的硬件仿真系统控制块，还包括：

边缘检测器，被配置为检测所述N个时钟信号中的至少第一个时钟信号的边缘以生成第一信号；

第一触发器，在其使能引脚处接收所述第一信号，并且在其时钟引脚处接收系统时钟；

第二触发器，在其使能引脚处接收所述第一信号，并且在其时钟引脚处接收系统时钟；以及

组合逻辑，接收所述第一触发器的输出信号并且将数据供应给所述第二触发器的数据输入。

7.一种逻辑电路，包括：

边缘检测器，被配置为检测时钟信号的边缘并且生成第一信号；

第一触发器，在其使能引脚处接收所述第一信号，并且在其时钟引脚处接收系统时钟；

第二触发器，在其使能引脚处接收所述第一信号，并且在其时钟引脚处接收系统时钟；以及

组合逻辑，接收所述第一触发器的输出信号并且将数据供应给所述第二触发器的数据输入。