[发明专利]具有先入先出电路的半导体装置

说明书

本发明描述包含先入先出电路的设备。一种实例设备包含：先入先出电路，其包含串联耦合的第一锁存器、第二锁存器及逻辑电路。所述第一锁存器接收第一数据且响应于第一输入指针信号锁存所述第一数据。所述第二锁存器接收来自所述第一锁存器的所述经锁存第一数据且响应于具有不同于所述第一输入指针信号的相位且因此提供第二数据的第二输入指针信号锁存所述经接收的第一数据。所述逻辑电路接收所述第二数据及输出指针信号且响应于所述输出指针信号进一步提供输出数据。

背景技术

高数据可靠性、高速存储器存取、低功耗及减小的芯片大小为半导体存储器所需的特征。近年来，已经引入三维(3D)存储器装置。一些3D存储器装置通过垂直堆叠芯片(例如，裸片)且使用穿衬底通孔(TSV)互连芯片而形成。3D存储器装置的益处包含：较短互连件，其降低电路延迟及功耗；层之间的大量垂直通孔，其允许不同层中的功能块之间的宽带宽总线；及明显更小的占用面积。因此，3D存储器装置促成更高存储器存取速度、更低功耗及芯片大小降低。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)及宽I/O动态随机存取存储器(DRAM)。

例如，高带宽存储器(HBM)是包含高性能DRAM接口芯片及垂直堆叠DRAM芯片的存储器类型。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠具有每芯片两个128位通道，总计八个输入/输出通道及总共1024位的宽度。HBM的接口(IF)芯片提供具有八个输入/输出通道的接口，所述八个输入/输出通道彼此独立运作。在HBM中，经由穿衬底通孔(TSV)的芯片之间(例如，接口芯片与核心芯片之间)的数据传输可造成高功耗，这归因于在作为电容器的TSV处的电流充电及放电。

贯穿半导体装置，为了在维持数据的顺序时临时存储数据，使用先入先出(FIFO)电路。3D存储器装置(例如，HBM及类似物)在写入及读取操作期间支持数据总线反相(“DBI”)以用于降低经由数据总线在主机控制器与芯片(例如，裸片)之间的数据传输中的电流。DBI算法、DBI-AC算法中的一者用于限制跨接口的宽度的同时转变数据位的数目(例如，位的一半或更少)。根据DBI-AC算法，如果当前数据的位的大部分在逻辑电平上与在当前数据之前的一个数据传输循环传输而无反相的先前数据(例如，紧接在前的数据)不同，那么所有待传输的当前数据的位的逻辑电平在传输当前数据之前反相。然而，如果在反相的情况下传输先前数据，那么当前数据原样传输，尽管当前数据的位的大部分在逻辑电平上不同于先前数据。执行DBI计算以检测当前数据的大多数位是否在逻辑电平上不同于先前数据。基于基于DBI计算结果的大多数位的转变及DBI运算的先前执行状态，DBI位指示是否对当前数据执行DBI。由于DBI计算涉及当前数据与先前数据的数据比较，所以FIFO电路包含于3D存储器装置中。

图1A是根据现有技术的包含多个触发器(FF)电路11a到11d的先入先出(FIFO)电路10的电路图。图1B是根据现有技术的FF电路110的电路图。例如，FF电路110可各自为多个FF电路11a到11d的FF电路。例如，FF电路110可包含三个反相器111到113及四个时控反相器114到117。多个FF电路11a到11d串联耦合，如在图1A中展示。图1C是根据现有技术的FIFO电路中的信号的时序图。信号包含在数据输入节点Din处的输入信号、时钟信号CLK、来自FF电路11a、11b、11c的FF输出信号ff0、ff1、ff2及在数据输出节点Dout处的输出信号。多个FF电路11a到11d通过周期性交替提供到多个FF电路11a到11d的时钟信号CLK的信号电平，同时维持数据的传输顺序而将从耦合到FF电路11a的数据输入节点D的FIFO电路10的数据输入节点Din连续接收的数据传递到耦合到FF电路11d的数据输出节点Q的FIFO电路10的数据输出节点Dout。通过增大多个FF电路的FF电路的数目，可将更多数据存储于FIFO电路10中。然而，增加FF电路的数目还增加传递时钟信号CLK以运行FF电路的功耗以及FIFO电路10的布局面积。