[发明专利]具有配置成加快人工神经网络(ANN)计算的功能块的3D堆叠集成电路

说明书

一种用于实施人工神经网络ANN的三维堆叠集成电路3D SIC(例如，100或800)具有存储器裸片(例如，102或104)，所述存储器裸片具有存储器分区(例如，204a到204i)的阵列。所述存储器分区阵列的每一分区配置成存储一组神经元(例如，1004、1006、1014和1016)的参数。所述3D SIC还具有处理逻辑裸片(例如，(106)或802)，所述处理逻辑裸片具有处理逻辑分区(例如，404a到404i)的阵列。所述处理逻辑分区阵列的每一分区配置成：接收输入数据，且根据所述一组神经元处理所述输入数据以产生输出数据。

相关申请

本申请要求申请于2019年9月5日且标题为“具有配置成加快人工神经网络(ANN)计算的功能块的3D堆叠集成电路”的第16/561,486号美国专利申请的优先权，其为申请于2018年10月24日且标题为“具有配置成加快人工神经网络(ANN)计算的功能块的3D堆叠集成电路”的第16/169,919号美国专利申请的延续部分，所述美国专利申请在此以引用的方式并入本文中。

技术领域

本文所公开的至少一些实施例涉及一般由三维集成电路(3D IC)实施或支持的人工神经网络(ANN)功能块，且更确切地说，但不限于具有配置成加快或实施人工神经网络(ANN)计算的功能块的三维堆叠集成电路(3D SIC)。

背景技术

一般来说，人工神经网络(ANN)可使用神经元网络来处理到网络的输入且产生来自所述网络的输出。网络中的每一神经元m可接收一组输入p_k，其中k＝1、2、...、n。一般来说，到神经元的一些输入可以是网络中的某些神经元的输出；且到神经元的一些输入可以是整体上到网络的输入。网络中的神经元之间的输入/输出关系表示网络中的神经元连接性。每一神经元m可针对其输入p_k分别具有偏差b_m、激活函数f_m和一组突触权重w_mk，其中k＝1、2、...、n。网络中的不同神经元可具有不同的激活函数。每一神经元m可产生其输入和其偏差的加权和s_m，其中s_m＝b_m+w_m1×p₁+w_m2×p₂+...+w_mn×p_n。神经元m的输出a_m可以是加权和的激活函数，其中a_m＝f_m(s_m)。一般来说，ANN的输入与输出之间的关系可由ANN模型限定，所述ANN模型包含表示网络中的神经元的连接性的数据，以及每一神经元m的偏差b_m、激活函数f_m和突触权重w_mk。使用给定ANN模型，计算装置可根据到网络的给定的一组输入计算网络的输出。

3D IC是一种通过堆叠硅裸片且将其竖直地互连以使得裸片的组合为单一装置来构建的集成电路。利用3D IC，可通过其竖直布局来缩短通过装置的电路径，所述竖直布局产生与并排布置的类似IC相比可更快且占据面积更小的装置。3D IC一般可分为：3DSIC，其指具有穿透硅通孔(TSV)互连件的堆叠式IC；以及单片3D IC，其使用制作工艺产生以实现芯片上布线层次的本地层级处的3D互连，如国际半导体技术路线图(ITRS)所阐述。使用制作工艺来实现3D互连可在装置层之间产生直接竖直互连件。单片3D IC为内置在切割成单独的3D IC的单一晶片上的层中。

可通过三种已知的通用方法来产生3D SIC：裸片对裸片(die-to-die)、裸片对晶片(die-to-wafer)或晶片对晶片(wafer-to-wafer)法。在裸片对裸片法中，电子组件产生在多个裸片上。随后，对准并接合裸片。裸片对裸片法的益处在于可在与另一裸片对准且接合之前测试每一裸片。在裸片对晶片法中，电子组件产生在多个晶片上。因此，可切割晶片中的一个且随后对准并接合到另一晶片的裸片部位上。在晶片对晶片法中，电子组件产生在多个晶片上，随后将所述多个晶片对准、接合并切割成单独的3D IC。