[发明专利]具有多厚度本征区的PIN二极管

说明书

描述了有具有不同本征区的多个二极管的单片、垂直、平面半导体结构。二极管具有彼此相比不同厚度的本征区。在一个示例中，半导体结构包括N型硅衬底、在N型硅衬底上形成的本征层以及本征层上形成的介电层。在介电层中形成多个开口。多个阳极通过介电层中形成的开口顺序地形成至本征层中。例如，第一P型区通过开口中的第一开口以第一深度形成至本征层中，并且第二P型区通过开口中的第二开口以第二深度形成至本征层中。可以以其他深度形成附加P型区。

相关申请的交叉引用

本申请要求于2018年12月3日提交的标题为“PIN DIODES WITH MULTI-THICKNESSINTRINSIC REGIONS”的美国临时申请第62/774,577号的优先权的权益，该申请的全部内容在此通过引用并入本文。

背景技术

传统上，通过在衬底上层的垂直生长、沉积或其他布置来制造PIN(p型-本征-n型)二极管。PIN二极管是在P型半导体区与N型半导体区之间具有未掺杂的本征半导体区的二极管。由于P型区和N型区用于欧姆接触，因此P型区和N型区通常是重掺杂的。在P型区与N型区之间包括本征区与不包括本征区的普通PN二极管形成对比。

顶部的P型区为PIN二极管的阳极，而底部的N型区或衬底为PIN二极管的阴极。当没有偏置时，PIN二极管处于高阻抗状态，并且可以表示为电容器，其电容由C＝A_AnodeD_siE_o/T给出，其中：A_Anode是阳极的面积，D_si是本征硅的介电常数，E_o是自由空间的电容率，并且T是阳极与阴极之间的距离。

如果相对于阴极向阳极施加大于阈值的正电压，则电流将流过PIN二极管，并且阻抗将减小。正向偏置状态下的PIN二极管可以表示为电阻器，其值随着通过PIN二极管的电流的增加而减小到最小值。将PIN二极管从高阻抗(截止)状态改变为低阻抗(导通)状态的偏置可以是DC或AC。在AC电压的情况下，幅值必须大于阈值，并且正电压的持续时间必须比载流子穿过本征区的渡越时间长。

发明内容

描述了有具有不同本征区的多个二极管的单片、垂直、平面半导体结构。二极管具有彼此相比不同厚度的本征区。在一个示例中，半导体结构包括N型硅衬底、在N型硅衬底上形成的本征层以及本征层上形成的介电层。在介电层中形成多个开口。多个阳极通过介电层中形成的开口顺序地形成至本征层中。例如，第一P型区通过开口中的第一开口以第一深度形成至本征层中，并且第二P型区通过开口中的第二开口以第二深度形成至本征层中。可以以其他深度形成附加P型区。在一个实施方式中，二极管的半导体结构包括：N型硅衬底、在N型硅衬底上的本征层、以第一深度形成至本征层中的第一P型区以及以第二深度形成至本征层中的第二P型区。第一P型区的第一深度大于第二P型区的第二深度。

在一方面中，半导体结构还包括在本征层上的介电层，其中，介电层包括多个开口。第一P型区通过多个开口之中的第一开口形成，并且第二P型区通过多个开口之中的第二开口形成。第一开口的第一宽度与第二开口的第二宽度不同。

在另一方面中，半导体结构还包括以第三深度形成至本征层中的第三P型区，其中，第一深度大于第二深度，并且第二深度大于第三深度。多个附加P型区还可以以甚至更大的深度形成至本征层中。

在另一方面中，半导体结构包括在半导体结构的背面在N型硅衬底上形成的阴极接触。半导体结构还包括：在半导体结构的前面在第一P型区上形成的第一阳极接触，以及在半导体结构的前面在第二P型区上形成的第二阳极接触。

在另一实施方式中，二极管的半导体结构包括：第一基座，所述第一基座包括N型硅衬底、在N型硅衬底上的本征层以及以第一深度形成至本征层中的第一P型区。二极管的半导体结构还包括：第二基座，所述第二基座包括N型硅衬底、在N型硅衬底上的本征层以及以第二深度形成至本征层中的第二P型区。二极管的半导体结构还包括在第一基座与第二基座之间形成的绝缘体。第一P型区的第一深度大于第二P型区的第二深度。