[发明专利]半导体装置及半导体装置的制造方法

说明书

半导体装置具备第一绝缘层、多个第一配线、半导体元件以及密封树脂。上述第一绝缘层具有在其厚度方向上彼此朝向相反侧的第一面及第二面。上述多个第一配线的每一个具有至少一部分埋入上述第一绝缘层的第一埋入部和配置于上述第二面且与上述第一埋入部相连的第一再配线部。上述半导体元件具有设于上述第一面的附近且与上述多个第一配线的上述第一埋入部的至少一部分相连的多个电极。上述半导体元件与上述第一面相接。上述密封树脂覆盖上述半导体元件的一部分，并且与上述第一面相接。沿上述厚度方向观察，上述多个第一配线的上述第一再配线部包括位于比上述半导体元件靠外方的部分。上述第一绝缘层具有从上述第二面朝向上述厚度方向凹陷的多个第一槽。上述多个第一配线的上述第一再配线部与上述多个第一槽相接。

技术领域

本公开涉及一种所谓的Fan－Out型(扇出型)的半导体装置。

背景技术

随着近年来的电子设备的小型化，用于该电子设备的半导体装置的小型化正在推进。受到这样的动向，已知一种所谓的Fan－Out型的半导体装置。该半导体装置具备具有多个电极的半导体元件、与半导体元件相接的绝缘层、配置于绝缘层且与多个电极相连的多个配线、以及与绝缘层相接且覆盖上述半导体元件的一部分的密封树脂。沿厚度方向观察，多个配线包括位于比半导体元件靠外方的部分。由此，具有既实现半导体装置的小型化，又能够灵活对应安装有该半导体装置的配线基板的配线图案的形状的优点。

在专利文献1中公开了Fan－Out型的半导体装置的制造方法的一例。该制造方法包括：将具有多个电极的半导体元件埋入密封树脂(专利文献1中的固化体)的工序；形成与半导体元件及密封树脂双方相接的绝缘层(专利文献1为缓冲覆膜)的工序；以及形成与多个电极相连的多个配线的工序。在将半导体元件埋入密封树脂的工序中，使多个电极从密封树脂露出。在形成绝缘层的工序中，通过使用了掩模的光刻构图在绝缘层形成多个开口，以使多个电极露出。在形成多个配线的工序中，在绝缘层的多个开口和绝缘层上形成镀敷层。

在向密封树脂埋入半导体元件的工序时，由于密封树脂固化收缩，因此半导体元件产生位移。若在该状态下在绝缘层形成多个开口，则多个开口和多个电极的位置产生偏差。若在该情况下形成多个配线，则产生多个电极与多个配线的接合部处的错位。因此，为了进一步提高半导体装置的可靠性，期望抑制该偏差。

现有技术文献

专利文献

专利文献1：日本特开2016－89081号公报

发明内容

发明所要解决的课题

鉴于上述的情况，本公开的课题在于提供一种能够抑制半导体元件的多个电极和多个配线的接合部处的错位的半导体装置及其制造方法。

用于解决课题的方案

根据本公开的第一方面提供的半导体装置具备：第一绝缘层，其具有在厚度方向上彼此朝向相反侧的第一面及第二面；多个第一配线，其具有至少一部分埋入上述第一绝缘层的第一埋入部及配置于上述第二面且与上述第一埋入部相连的第一再配线部；半导体元件，其具有设于上述第一面的附近且与上述多个第一配线的上述第一埋入部的至少一部分相连的多个电极，并且与上述第一面相接；以及密封树脂，其与上述第一面相接，且覆盖上述半导体元件的一部分，沿上述厚度方向观察，上述多个第一配线的上述第一再配线部包括位于比上述半导体元件靠外方的部分，上述第一绝缘层具有从上述第二面朝向上述厚度方向凹陷的多个第一槽，上述多个第一配线的上述第一再配线部与上述多个第一槽相接。

根据本公开的第二方面提供的半导体装置的制造方法具备：将具有设于厚度方向的任一侧的多个电极的半导体元件以使上述多个电极露出的方式埋入密封树脂的工序；