[发明专利]用于半导体器件中的结终端的系统和方法

权利要求书

1.一种半导体器件(4)，包括：

第一外延(epi)层(14A)，所述第一epi层设置在衬底层(20)上，其中，所述第一epi层的终端区域(10)包括第一导电类型的最小epi掺杂浓度；以及

第二epi层(14B)，所述第二epi层设置在所述第一epi层上，其中，所述第二epi层的终端区域(10)包括所述第一导电类型的所述最小epi掺杂浓度和第二导电类型的第一多个浮空区(68)，所述第一多个浮空区形成所述半导体器件的第一结终端(12)。

2.如权利要求1所述的半导体器件，其中，所述第一epi层的有源区域(32A)和所述第二epi层的有源区域(32Z)包括所述第一导电类型的特定掺杂浓度，并且其中，所述特定掺杂浓度大于所述最小epi掺杂浓度的两倍(2×)。

3.如权利要求2所述的半导体器件，其中，所述特定掺杂浓度大于所述最小epi掺杂浓度的十倍(10×)。

4.如权利要求2所述的半导体器件，其中，所述半导体器件是碳化硅(SiC)器件，并且其中，所述特定掺杂浓度大于或等于3×10¹⁵cm^-3。

5.如权利要求2所述的半导体器件，其中，所述最小epi掺杂浓度小于或等于大约2×10¹⁵cm^-3并且大于或等于大约4×10¹⁴cm^-3。

6.如权利要求1所述的半导体器件，包括设置在所述第一epi层与所述第二epi层之间的第三epi层，其中，所述第一epi层的终端区域包括第一导电类型的所述最小epi掺杂浓度。

7.如权利要求1所述的半导体器件，其中，所述第一结终端包括浮空场环(FFR)、单区结终端扩展(JTE)、多区JTE、分级区JTE、多浮空区JTE、空间调制JTE或其组合。

8.如权利要求1所述的半导体器件，其中，所述第一结终端的宽度(11)小于所述半导体器件的1D耗尽宽度的五倍、并且被配置为获得所述半导体器件的至少90％的应有阻断电压。

9.如权利要求8所述的半导体器件，其中，所述第一结终端的宽度(11)小于所述半导体器件的1D耗尽宽度的三倍。

10.如权利要求9的半导体器件，其中，所述第一结终端的宽度(11)是所述半导体器件的1D耗尽宽度的大约2.5倍。

11.如权利要求10所述的半导体器件，其中，所述第一结终端被配置为获得所述半导体器件的100％的应有阻断电压。

12.如权利要求1所述的半导体器件，其中，所述第一epi层的终端区域包括所述第二导电类型的第二多个浮空区，所述第二多个浮空区形成所述半导体器件的第二结终端。

13.如权利要求12所述的半导体器件，其中，所述第二结终端包括第一积分电荷，其中，所述第一结终端具有大于所述第一积分电荷的第二积分电荷。

14.如权利要求1所述的半导体器件，其中，所述半导体器件包括金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、双极结型晶体管(BJT)、或二极管。

15.一种制造碳化硅(SiC)器件(4)的方法，包括：

通过以下步骤形成所述SiC器件的埋入的外延(epi)层：

在基底层上形成第一epi层(14A)，其中，所述第一epi层包括第一导电类型的最小epi掺杂浓度；以及

以第一导电类型的特定掺杂浓度对所述第一epi层的有源区域(32A)进行注入，其中，所述最小epi掺杂浓度小于或等于所述特定掺杂浓度的大约一半；以及

通过以下步骤形成所述SiC器件的器件层(16)：

在所述第一epi层上形成第二epi层，其中，所述第二epi层包括所述第一导电类型的所述最小epi掺杂浓度；

以所述第一导电类型的所述特定掺杂浓度对所述第二epi层的有源区域(32Z)进行注入；

在所述第二epi层的有源区域(32Z)中形成多个器件特征；以及

将具有所述第二导电类型的第一多个浮空区(68)注入所述第二epi层的终端区域(10)以在所述器件层中形成所述SiC器件的第一结终端(12)。