[发明专利]压接型半导体装置

说明书

本发明的目的在于，不会使半导体芯片的面积增加而抑制中间电极的外周部和半导体芯片的表面电极的电气性的接触。第1中间电极(400)的与第1主电极(202、301)的对置面比第1主电极(202、301)的与第1中间电极(400)的对置面小，并具有外周部的保护区域(405)和被保护区域(405)包围的连接区域(404)。压接型半导体装置具备：在连接区域(404)中部分地形成的多个第1导体膜(407)；以及第1绝缘膜(406)，形成于连接区域(404)中的未形成第1导体膜(407)的区域和保护区域(405)。

技术领域

本发明涉及压接型半导体装置(pressure-contact semiconductor device)。

背景技术

电力用的功率模块对几千伏特的高电压并且几千安培的大电流进行变换或者控制，要求进一步大容量化。在大容量的功率模块中，并联地安装有多个半导体元件。近年来，在海上风力发电等严酷的环境下功率模块的需求增加，要求具有高的可靠性和冗余性的功率模块。在这样的状况下，压接型半导体装置代替以往的接合型而受到关注。在压接型半导体装置中搭载有多个半导体芯片，在半导体芯片的上下，作为中间电极而设置有金属块。而且，从中间电极的上下隔着共用电极板而按压，从而保持装置内部的电气性接触。

现有技术文献

专利文献1：日本特开2003-264266号公报

专利文献2：日本特开2005-72351号公报

发明内容

在压接型半导体装置中，在中间电极对半导体芯片的表面电极加压时，压力集中地施加于中间电极的外周。由于该局部的压力施加，有时半导体芯片发生裂纹而被破坏。另外，产生如下问题：由于模块面内的压力偏差，中间电极与半导体芯片之间的接触电阻根据加压压力而发生变化。

作为该问题的解决方法，在专利文献1中公开了如下方法：在IGBT芯片的活性区域与末端区域(terminal region)之间设置缓冲区域，在缓冲区域中设置比活性区域高的台座部，表面中间电极的外周部在挤压台座部的同时被加压，块的中央部分与活性区域接触。该方法能够抑制表面中间电极的外周部和半导体芯片的表面电极接触。但是，为了新设置缓冲区域，需要增大芯片尺寸，所以导致模块的大型化，引起生产率的降低。另外，需要在缓冲区域上形成台座的工序，所以制造工艺变复杂。

本发明是为了解决上述的问题点而完成的，其目的在于，不会使半导体芯片的面积增加，而抑制中间电极的外周部和半导体芯片的表面电极的电气性接触。

本发明的压接型半导体装置具备：多个半导体芯片，在表面和背面分别具有第1主电极和第2主电极；第1中间电极，与半导体芯片的第1主电极对置；第1共用电极板，设置于第1中间电极的和与第1主电极的对置面相反的一侧；以及第2共用电极板，与第2主电极对置地设置，第1中间电极的与第1主电极的对置面比第1主电极的与第1中间电极的对置面小，并具有外周部的保护区域和被保护区域包围的连接区域。本发明的压接型半导体装置具备：在连接区域中部分地形成的多个第1导体膜；以及第1绝缘膜，形成于连接区域中的未形成第1导体膜的区域和保护区域。

根据本发明的压接型半导体装置，第1中间电极通过第1导体膜而在连接区域中与第1主电极导通，所以不会使半导体芯片的面积增加，而能够抑制第1中间电极的外周部与半导体芯片的外周部电气性地接触。本发明的目的、特征、形态以及优点通过以下的详细的说明和附图而会变得更清楚。

附图说明

图1是基础技术(underlying technique)的压接型半导体装置的剖面图。

图2是示出实施方式1中的阳极中间电极和二极管芯片的接触部的构造的图。

图3是示出实施方式1中的发射极中间电极和IGBT芯片的接触部的构造的图。