[发明专利]存储器装置和用于监测存储器装置的性能的方法

说明书

本公开涉及用于检查非易失性存储器装置的读取阶段的方法，所述非易失性存储器装置包含至少一存储器单元阵列并且具有相关联的解码和感测电路系统和存储器控制器，所述方法包括：将至少内部块变量和已知模式存储于与存储器块相关联的虚设行中；执行所述虚设行的读取；将所述读取的结果与所述已知模式进行比较；基于所述比较的所述结果修整所述读取的参数和/或调换所使用的存储器块。

技术领域

本公开大体上涉及存储器装置，并且更具体地说，涉及用于设置集成式存储器电路的操作参数的方法。

更具体地说，本公开涉及存储器装置和用于自修整存储器装置的操作参数并且用于监测存储器装置的性能和健康性的对应方法。

背景技术

存储器装置在电子领域众所周知用以存储数字信息并且允许存取数字信息。一般来说，不同类别的半导体存储器装置可并入到包含非易失性存储器组件和/或易失性存储器组件的更复杂系统中，例如并入到其中嵌入上述存储器组件的所谓的片上系统(SoC)中。

然而，现如今，需要实时操作系统，尤其是对于汽车应用来说，要求SoC不断地提高其性能和效率，已知解决方案不再能满足这些需求。

非易失性存储器可通过在不被供电时仍保持所存储数据来提供永久数据并且可包含NAND快闪存储器或NOR快闪存储器等等。NAND快闪还具有减少的擦除和写入次数，且每单元需要较少的芯片面积，因此允许比NOR快闪更大的存储密度和每位更低的成本。

快闪存储器的一个重要特征是如下事实：其可被成块地擦除，而不是一次一个字节地擦除。然而，快闪存储器的一个关键缺点是其在特定块中可仅经历相对少的数目的写入和擦除循环。

快闪存储器装置可包含用于存储数据的常被组织成行和列的大存储器单元阵列。个别存储器单元和/或存储器单元范围可通过其行和列定址。当存储器阵列经定址时，可存在一或多个地址转译层，以例如在主机装置(即，SoC)利用的逻辑地址与对应于存储器阵列中的方位的物理地址之间进行转译。

虽然不常见，但在其命令/地址总线上提供给存储器装置的地址信息也有可能由于错误而受损，使得可对不同于被主机装置或存储器装置的控制器定为目标的物理地址的物理地址执行存储器装置的内部操作(例如，读取操作、写入操作、擦除操作等)。

因此，需要验证已在预期地址处执行存储器操作的方式，且本公开聚焦于检查读取阶段的正确性的方法。

附图说明

图1示出包含存储器组件的系统的示意图，所述存储器组件和与存储器装置交换数据、地址和控制信号的控制器相关联；

图2是根据本公开的存储器组件的示意图；

图3是根据本公开的实施例的存储器组件的实例的示意性布局图；

图4是根据本公开的一个实施例的由存储器阵列的多个行形成的存储器块的示意图；

图5是用于本公开的存储器组件中的存储器页的地址寄存器群组的示意图；

图6示出经正确擦除/编程的单元(1位/单元)的分布的示意图；

图7示出对应于图6的图式，其报告归因于老化、温度和应力引起的朝向耗减状态(负Vth)移位的扩大分布；

图8示出本公开的方法步骤的实例的框图。

具体实施方式

在以下详细描述中，参考附图，附图形成本发明的一部分且其中借助于图示展示了特定实施例。在图式中，在若干视图中，相同的标号描述大体上相似的组件。在不脱离本公开的范围的情况下可公开其它实施例，且可以做出结构、逻辑和电改变。因此，不应按限制性意义来看待以下详细描述。