[发明专利]柱状半导体装置的制造方法

说明书

Si柱(6a、6b、6c)中的Si柱(6b、6c)的栅极TiN层(24b)于垂直方向上以通道长度整体地接触。在Si柱(6a、6b、6c)、及位于其顶部上的顶部上形成包围遮罩材料层(7a、7b、7c)而且彼此离开的SiO₂层(28a、28b、28c)。接着，以包围SiO₂层(28a、28b、28c)的方式形成SiN层(29)。接着，将遮罩材料层(7a、7b、7c)和SiO₂层(28a、28b、28c)予以去除。接着，通过选择磊晶结晶成长法，以包围Si柱(6a、6b、6c)的顶部的方式形成其上表面较SiN层(29)的上表面位置为低的P⁺层(32b)、N⁺层(32a、32c)。

技术领域

本发明是关于一种柱状半导体装置的制造方法。

背景技术

近年来，已于LSI(Large Scale Integration，大型集成电路)中使用了三维结构晶体管(transistor)。其中，属于柱状半导体装置的SGT(Surrounding Gate Transistor，环绕闸晶体管)，作为提供高集积度的半导体装置的半导体元件而受到瞩目。此外，也要求具有SGT的半导体装置的更进一步的高集积化、高性能化。

在通常的平面(planar)型MOS(Metal Oxide semiconductor，金属氧化物半导体)晶体管中，其通道(channel)朝沿着半导体基板的上表面的水平方向延伸。相对于此，SGT的通道朝相对于半导体基板的上表面为垂直的方向延伸(例如，参照专利文献1、非专利文献1)。因此，相比于平面型MOS晶体管，SGT更可达成半导体装置的高密度化。

图6显示N通道SGT的示意结构图。在具有P型或i型(本征型)导电型的Si柱120(以下，将硅半导体柱称为“Si柱”)内的上下的位置，形成有当一者成为源极(source)时另一者成为汲极(drain)的N⁺层121a、121b(以下，将含有高浓度供体(donor)杂质的半导体区域称为“N⁺层”)。成为此源极、汲极的N⁺层121a、121b间的Si柱120的部分即成为通道区域122。栅极绝缘层123以包围此通道区域122的方式形成。栅极导体层124以包围此栅极绝缘层123的方式形成。在SGT中，成为源极、汲极的N⁺层121a、121b、通道区域122、栅极绝缘层123、栅极导体层124整体形成为柱状。因此，于俯视观察时，SGT的占有面积，相当于平面型MOS晶体管的单一源极或汲极N⁺层的占有面积。因此，具有SGT的电路芯片(chip)，相比于具有平面型MOS晶体管的电路芯片(chip)，能够实现芯片(chip)尺寸更进一步的缩小化。

接着，当更进一步谋求芯片(chip)尺寸的缩小化时，会有应要克服的问题。上部的N⁺层121b是在Si柱122的顶部上，以例如选择磊晶结晶成长法通过含有单结晶的供体杂质的Si、SiGe等半导体层而形成。为了降低此N⁺层121b的电阻，在栅极绝缘层123、栅极导体层124上设置绝缘层122，且通过选择磊晶结晶成长法，使N⁺层121b以扩展至绝缘层122的上表面的方式形成。此时，N⁺层121b以俯视观察时较Si柱120的外周更往外侧扩展的方式形成。当与Si柱120邻接而欲形成要形成其它SGT的Si柱时，必须将此SGT的N⁺层形成为不与N⁺层121b接触。此点在芯片(chip)尺寸更进一步的缩小化上会变成问题。