[发明专利]移动存储随机读取性能估计增强

说明书

一种计算系统(100)，其具有包含存储装置(130)和主机装置(105)的存储系统，其中所述主机装置(105)配置成将存储器存取命令发出到所述存储装置(130)。所述计算系统(100)进一步包含预测系统(190)，其包括配置成执行使所述预测系统(190)识别所述存储系统(918)的限制所述存储系统(918)的随机读取性能的一或多个组件的操作的处理电路系统。所述操作进一步使所述预测系统(190)获得指示所述一或多个组件对随机读取性能的影响的表征数据，并基于所述表征数据产生模型，以预测所述存储系统(918)的随机读取性能。所述操作另外使所述预测系统(190)在模拟所述存储系统(918)时执行所述模型，以产生所述存储系统(918)的随机读取性能参数。

技术领域

本公开的实施例总体上涉及计算机存储系统，更具体地但不作为限制，涉及包含基于阵列的存储装置的系统中的随机读取性能估计。

背景技术

计算机数据存储系统(在下文中称为“存储系统”)可使用一或多个数据存储装置来存储或检索由主机计算系统产生或操作的数据。此类存储装置可包含一或多个存储控制器，其使用固件和硬件组件的组合来促进数据在主机计算系统和与存储装置相关联的存储媒体之间的移动。存储控制器可用作主机计算系统和存储媒体之间的接口。在实例中，存储媒体包含一或多个半导体存储器阵列。存储器阵列可包含易失性或非易失性存储器。易失性存储器可包含一或多个需要电力来维持所存储数据的半导体电路。在实例中，易失性存储器包含电路或装置，例如随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)，等等。非易失性存储器可包含一或多个配置成在没有供电时维持所存储数据的半导体电路。在实例中，非易失性存储器包含电路或装置，例如快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、诸如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)或磁阻随机存取存储器(MRAM)之类的电阻可变存储器，及3D-Xpoint存储器，等等。

在操作中，存储系统可从主机计算系统接收存储器存取命令。存储器存取命令可由在主机计算系统上执行的操作系统或软件应用程序发出。存储器存取命令可包含从存储装置的一或多个逻辑地址处读取数据或向其写入数据的指令。存储装置可通过将逻辑地址转换为物理地址并使用经转换地址存取存储器阵列中特定物理位置处的存储器来处理这些指令。

随机读取每秒输入操作数(IOPs)是衡量存储装置或并入有存储装置的系统的性能的有用度量。向基于阵列的存储装置发出的随机读取操作包含从存储器阵列中的任意位置读取数据的操作。通过建模或模拟等方式预测基于阵列的存储装置的原位随机读取IOPs可能是一项挑战。

附图说明

在不一定按比例绘制的附图中，相似标号可以在不同视图中描述类似的组件。具有不同字母后缀的相似标号可以表示类似组件的不同实例。附图通过示例非限制性地概括说明了本文件中讨论的各种实例。

图1示出根据本公开的实例的计算系统。

图2A描绘根据本公开的实例的用于针对不同主机队列深度配置计算系统的预期裸片用途。

图2B描绘根据本公开的实例的可用于基于忽略接口总线争用的模拟和考虑接口总线争用的模拟而比较系统的预测随机读取性能的曲线。

图2C描绘根据本公开的实例的由不同队列深度和拓扑下的MPR引起的随机读取性能改进。

图3A描绘根据本公开的实例的逻辑地址到物理地址高速缓存命中率的影响。

图3B描绘根据本公开的实例的计算系统中的随机读取单个命令执行。

图4A描绘根据本公开的实例的来自随机读取性能和有效队列深度的系统开销基准的结果。

图4B描绘根据本公开的实例的从随机读取性能和有效队列深度的基准获得的有效队列深度统计数据。