[发明专利]三维堆叠结构及制备方法

说明书

本发明提供一种三维堆叠结构及制备方法，通过在P型基底中形成包括隔离区的深N型阱，且隔离区在P型基底的第一面上的投影可覆盖贯穿阵列联结线的第一端，从而可在贯穿阵列联结线的第一端上方的P型基底中形成PN结及NP结，使得在采用等离子体刻蚀形成贯穿基底联结线的沟槽时，产生的大量电荷受到PN结或NP结的阻挡，从而避免对外围电路的可靠性所造成的影响。

技术领域

本发明属于半导体技术领域，涉及一种三维堆叠结构及制备方法。

背景技术

随着集成电路的飞速发展，以及为满足人们对芯片更高功能集成化需求的不断提高，三维结构功能芯片走进人们的生活。

三维结构功能芯片支持在较小的空间内集成更多功能模块，进而有效降低成本和能耗。这种新型的三维结构功能芯片主要由功能阵列和外围电路组成，采用晶圆键合的方式，将功能阵列和外围电路电连接，而后通过制备贯穿基底联结线(TSC,Through SiliconContact)及贯穿阵列联结线(TAC,Through Array Contact)将键合晶圆的电路引出，以形成三维结构功能芯片。然而在制备TSC的过程中，当采用等离子体刻蚀形成TSC的沟槽时，等离子体刻蚀所产生的大量电荷，会通过贯穿基底联结线及贯穿阵列联结线传输至外围电路中，从而在外围电路中大量积累，从而影响外围电路的可靠性，如降低经时击穿(TDDB)性能及负偏压温度不稳定(NBTI)等。

因此，提供一种三维堆叠结构及制备方法，以解决在制备TSC时，对外围电路的影响，实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维堆叠结构及制备方法，用于解决现有技术中在制备TSC时，由于电荷传输，对外围电路的可靠性所造成的影响的问题。

为实现上述目的及其他相关目的，本发明提供一种三维堆叠结构的制备方法，包括以下步骤：

提供P型基底，所述P型基底包括第一面及与所述第一面对应的第二面；

于所述P型基底中形成深N型阱，所述深N型阱包括隔离区；

于所述P型基底的第一面上形成功能阵列层，以形成第一晶圆，所述功能阵列层包括贯穿阵列联结线，所述贯穿阵列联结线的第一端与所述P型基底的第一面相接触，且所述隔离区在所述P型基底的第一面上的投影覆盖所述贯穿阵列联结线的第一端；

提供第二晶圆，所述第二晶圆包括与所述功能阵列层对应设置的外围电路层；

键合所述第一晶圆及第二晶圆，以形成键合晶圆，使所述功能阵列层与所述外围电路层电连接，且所述外围电路层与所述贯穿阵列联结线的第二端电连接；

自所述P型基底的第二面，进行等离子体刻蚀，形成贯穿所述P型基底及隔离区的沟槽，且所述沟槽的底部显露所述贯穿阵列联结线的第一端；

于所述沟槽中形成贯穿基底联结线，所述贯穿基底联结线与所述贯穿阵列联结线的第一端电连接，以通过所述贯穿基底联结线及贯穿阵列联结线将所述键合晶圆的电路引出。

可选地，包括在所述P型基底中形成P型阱及N型阱的步骤。

可选地，包括在所述P型基底中形成背侧深沟槽绝缘体的步骤。

可选地，包括在所述外围电路层中形成CMOS晶体管层及位于所述CMOS晶体管层上的CMOS互联层的步骤，及在所述功能阵列层中形成包括阵列核心层及位于所述阵列核心层上的阵列互联层的步骤，且所述CMOS互联层与所述阵列互联层电连接。

可选地，形成的所述功能阵列层包括台阶状的栅叠层结构及贯穿所述栅叠层结构的沟道柱。

本发明还提供一种三维堆叠结构，所述三维堆叠结构包括：