[发明专利]一种半导体器件的制造方法

说明书

本申请实施例公开一种半导体器件的制造方法，所述方法包括：提供半导体结构，所述半导体结构包括一半导体衬底；在所述半导体结构上形成图案化的第一自对准阻挡层，所述第一自对准阻挡层暴露预设自对准区域；所述预设自对准区域为半导体材料；形成覆盖所述半导体衬底的边缘的第二自对准阻挡层；在所述预设自对准区域上沉积金属材料，以使所述金属材料与所述预设自对准区域的半导体材料进行反应，形成金属接触区。

技术领域

本申请实施例涉及半导体制造领域，特别涉及一种半导体器件的制造方法。

背景技术

随着集成电路工艺的发展，半导体器件的尺寸不断缩小，相应的技术节点不断提高，晶边(wafer bevel)状态对制程影响越来越大。随着3D NAND存储器的工艺层数的增加，晶边出现缺陷异常的情况也越来越多。比如，半导体前段工艺过程中，在形成自对准区域时，由于晶边的裸露而导致在沉积金属材料(例如NiPt)之后晶边裸露的硅(silicon)与金属材料(例如Ni)发生反应而生成金属硅化物(例如NiSi)，然而金属硅化物难以通过湿法刻蚀去除，不期望的晶边金属硅化物容易发生电弧放电(Arcing)，严重影响机台硬件的维护和产品良率的提升。

发明内容

有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件的制造方法。

为达到上述目的，本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种半导体器件的制造方法，所述方法包括：

提供半导体结构，所述半导体结构包括一半导体衬底；

在所述半导体结构上形成图案化的第一自对准阻挡层，所述第一自对准阻挡层暴露预设自对准区域；所述预设自对准区域为半导体材料；

形成覆盖所述半导体衬底的边缘的第二自对准阻挡层；

在所述预设自对准区域上沉积金属材料，以使所述金属材料与所述预设自对准区域的半导体材料进行反应，形成金属接触区。

在一种可选的实施方式中，所述第一自对准阻挡层或所述第二自对准阻挡层的材料包括以下至少之一：二氧化硅、氮化硅、氮氧化硅。

在一种可选的实施方式中，所述第二自对准阻挡层的材料与所述第一自对准阻挡层的材料相同或者不同。

在一种可选的实施方式中，所述第二自对准阻挡层的厚度为10-30nm。

在一种可选的实施方式中，所述第二自对准阻挡层沿所述半导体衬底径向的宽度范围为5-30mm。

在一种可选的实施方式中，所述预设自对准区域为外延生长的半导体材料层上的部分区域。

在一种可选的实施方式中，所述预设自对准区域为所述半导体衬底上的部分区域。

在一种可选的实施方式中，所述在所述半导体结构上形成图案化的第一自对准阻挡层，包括：

在所述半导体结构上沉积第一自对准阻挡层；

在所述第一自对准阻挡层上形成光刻胶层，所述光刻胶层在所述半导体衬底的边缘处暴露所述第一自对准阻挡层；

对所述光刻胶层进行曝光、显影，形成图案化的光刻胶层；

以图案化的所述光刻胶层为掩膜，刻蚀所述第一自对准阻挡层，形成图案化的所述第一自对准阻挡层。

在一种可选的实施方式中，所述第二自对准阻挡层朝向所述第一自对准阻挡层的一侧与所述第一自对准阻挡层的朝向所述第二自对准阻挡层的一侧相接或相重叠。