[发明专利]一种基于P-型SOI衬底的TVS保护器件及其制造方法

说明书

本发明一种基于P‑型SOI衬底的TVS保护器件，采用P‑型SOI衬底硅片，由金属框架封装，P‑型SOI衬底自下而上包括P‑衬底、氧化埋层和P‑层，有IO端、VCC端、接地端三端，可以同时保护电路中的IO信号端和电源V_CC端，P‑层上的降电容二极管一、二由正面的P‑/N‑结形成，主TVS8管由背面的三个N+/P‑衬底阵列形成。本发明在正面和背面同时制作器件，因此单个器件的版图面积较小，有利于提高产量，降低成本，二个降电容二极管具有很低的电容值并彻底消除了衬底寄生电容，更适合在高频接口如HDMI2.0、USB3.0等高速端口使用。背面的TVS管能够通过更大的浪涌电流。

技术领域

本发明涉及半导体保护器件的技术领域，尤其涉及SOI工艺的保护器件设计和制造领域。

背景技术

瞬态电压抑制器（TVS器件）是一种钳位过压保护器件，它能够在很短的时间内将浪涌电压固定在一个比较低的电压水平，使后端集成电路免受过浪涌电压的冲击，避免其损坏。TVS器件主要应用在各类接口电路当中，如手机、平板、电视机、电脑主机中均有大量TVS保护器件，通常TVS器件一端与电路的IO端并联，另一端与地相连，当有浪涌电压从电路IO端进入后，会触发TVS器件优先导通，浪涌电流经过TVS器件到地释放，将浪涌电压钳位在一个较低的水平，从而保护了后端IC器件。

如本申请人专利号：201510886621.9涉及一种基于SOI基底的低漏电低电容TVS阵列及其制备方法，基于SOI基底的低漏电低电容TVS阵列包括：n型的SOI基底、p+区、n+区、p区、氮化硅隔离、电极，所述的n型SOI基底由Si衬底、SiO₂层和n型Si三层结构构成，在P型和/或N型Si衬底上通过扩散或离子注入形成高掺杂PN结，形成PN结区域和中央的TVS区域。本发明所述基于SOI基底的低漏电低电容TVS阵列和现有技术中的TVS器件相比有效的降低了器件的寄生电容和漏电流，降低了器件的功耗，进一步提高了器件的性能。

申请号：201910053040.5公开了一种TVS器件芯片，包括封装外壳、TVS芯片层、过流芯片层、第一引脚与第二引脚，所述封装外壳的内腔设置TVS芯片层与过流芯片层，所述TVS芯片层的底部通过接线连接第一引脚的一端，所述过流芯片层的顶部通过接线连接第二引脚的一端，通过新型的TVS内部两路芯片设计，一路芯片可以满足瞬态电压钳位保护作用，一路芯片在持续过流时，自身断开，且通过复位过流填充物中的高分子聚合物，当断电和故障排除后，其集温降低，态密度增大，相变复原，纳米晶体还原成链状导电通路，使TVS器件恢复为正常状态，从而保证不会引起电路的短路，不会导致电路的火灾。

目前随着集成电路IC不断向小型化、低电压、低功耗的方向发展，对相应的TVS保护器件也提出了相应的性能要求，即要求TVS的钳位电压尽可能的低，同时漏电流和电容也不能有明显的增大，因为漏电流增大将导致整个电路的功耗上升，电容较大时导致高频信号在传输过程容易发生异常。

发明内容

为解决上述问题，本发明目的在于提供一种基于P-型SOI衬底的TVS保护器件，具有超小漏电、超低电容、同时脉冲峰值电流（IPP）很大的TVS器件。

本发明的再一目的在于提供上述基于P-型SOI衬底的TVS保护器件的制造方法。

本发明可以通过以下技术方案实现：一种基于P-型SOI衬底的TVS保护器件，采用SOI衬底硅片，由金属框架封装，所述的SOI衬底为P-型SOI衬底，自下而上包括P-衬底、氧化埋层和P-层，其中，

在P-层依序有第一氧化层深槽、第一P+区、第一P-区、第一N-区、第一N+区、第二氧化层深槽、第二P+区、第二P-区、第二N-区、第二N+区、第三氧化层深槽，均与氧化埋层相接；在第一、二P-区、N-区上表面有第一、二氧化层浅槽；第一P+区上表面有金属层，经导线连接金属框架封装的接地端；第一N+区和第二P+区上表面有金属层引出IO端，第二N+区有金属层经导线与金属框架封装的Vcc端电连接；