[发明专利]具有芯片到芯片接合结构的半导体存储器装置

权利要求书

1.一种半导体存储器装置，该半导体存储器装置包括：

存储器芯片，该存储器芯片在第一表面上具有多个第一焊盘和第一错位检测图案；以及

电路芯片，该电路芯片在第二表面上具有多个第二焊盘和第二错位检测图案，并且该电路芯片接合至所述存储器芯片的所述第一表面，使得所述多个第二焊盘与所述多个第一焊盘联接，

其中，所述电路芯片包括错位检测电路，该错位检测电路联接在所述第二错位检测图案和测试焊盘之间，并且在所述存储器芯片和所述电路芯片之间的错位超过预设值以使得所述第一错位检测图案和所述第二错位检测图案彼此短路的情况下，将从所述第一错位检测图案提供的第一电压输出至所述测试焊盘。

2.根据权利要求1所述的半导体存储器装置，其中，所述错位检测电路包括：

预充电电路，该预充电电路被配置为响应于测试使能信号而利用与所述第一电压不同的第二电压对所述第二错位检测图案进行预充电；

锁存器，该锁存器的输入端子联接至所述第二错位检测图案；以及

反相器，该反相器联接在所述锁存器的输出端子与所述测试焊盘之间。

3.根据权利要求2所述的半导体存储器装置，其中，所述预充电电路包括联接在所述第二错位检测图案和所述第二电压之间的NMOS晶体管，并且

其中，所述NMOS晶体管响应于所述测试使能信号而导通，所述第一电压包括电源电压，并且所述第二电压包括接地电压。

4.根据权利要求3所述的半导体存储器装置，其中，所述第一错位检测图案与从所述多个第一焊盘当中选择的电源电压焊盘联接。

5.根据权利要求2所述的半导体存储器装置，其中，所述预充电电路包括联接在所述第二错位检测图案与所述第二电压之间的PMOS晶体管，并且

其中，所述PMOS晶体管响应于所述测试使能信号而导通，所述第一电压包括接地电压，并且所述第二电压包括电源电压。

6.根据权利要求5所述的半导体存储器装置，其中，所述第一错位检测图案与所述多个第一焊盘当中的接地电压焊盘联接。

7.根据权利要求1所述的半导体存储器装置，其中，所述多个第一焊盘中的一个第一焊盘与所述第一错位检测图案之间的第一间隔不同于对应的多个第二焊盘中的一个第二焊盘与所述第二错位检测图案之间的第二间隔。

8.根据权利要求1所述的半导体存储器装置，其中，在没有发生错位的情况下，所述第一错位检测图案和所述第二错位检测图案之间的间隔是第三间隔，并且所述预设值具有与所述第三间隔相同的大小。

9.根据权利要求8所述的半导体存储器装置，其中，所述第三间隔与所述第一焊盘和所述第二焊盘之间的交叠容限相同。

10.根据权利要求1所述的半导体存储器装置，

其中，所述多个第一焊盘被设置在所述第一表面的中央部分，并且所述第一错位检测图案被设置在所述第一表面的边缘处，并且

其中，所述多个第二焊盘被设置在所述电路芯片的所述第二表面的中央部分，并且所述第二错位检测图案被设置在所述第二表面的边缘处。

11.一种半导体存储器装置，该半导体存储器装置包括：

第一芯片，该第一芯片在第一表面上具有第一焊盘和第一错位检测图案；以及

第二芯片，该第二芯片在第二表面上具有第二焊盘和第二错位检测图案，并且该第二芯片接合至所述第一芯片的所述第一表面，使得所述第二焊盘与所述第一焊盘联接，

其中，所述第二芯片包括错位检测电路，该错位检测电路联接在所述第二错位检测图案和测试焊盘之间，并且在所述第一芯片和所述第二芯片之间的错位超过预设值以使得所述第一错位检测图案和所述第二错位检测图案彼此短路的情况下，将从所述第一错位检测图案提供的第一电压输出至所述测试焊盘。