[发明专利]面向高频电路应用的抗三节点翻转D锁存器

说明书

面向高频电路应用的抗三节点翻转D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的抗三个节点翻转的D锁存器需要耗费较多硬件、功耗高、传输路径长、传输延迟大的问题。本发明包括34个NMOS晶体管N1至N34和16个PMOS晶体管P1至P16；本发明使用NMOS管串联堆栈的方式来进行构造，这种堆栈方式可有效降低阈值损失带来的漏电问题，实现三节点翻转快速恢复的保护。且一些节点采用就近连接的原则进行连接，这将导致连接的金属线较短且对称、版图面积小，使其具有较好的传播性能和较快的恢复时间。本发明主要适用于高频电路中。

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

随着器件特征尺寸的减小，器件的结电容减小，工作电压降低，单粒子临界电荷减小，但单粒子效应电离产生的空间电荷量并未等比例减少，这使得电路对单粒子效应更加敏感。

由于纳米器件材料、结构和尺寸上的变化，单粒子效应和电路逻辑间的耦合关系也更加复杂，出现了明显的单粒子串扰及多节点电荷收集等现象。对于单粒子引起的多节点电荷收集，通常将被粒子直接撞击的节点称为主动节点，将受单粒子产生的电荷扩散而间接影响的节点称为被动节点，将主动节点电荷通过电荷扩散影响被动节点的过程称为电荷共享。对单粒子电荷收集机理的分析表明，随着电路中主动节点和被动节点间距的减小，节点间的电荷共享效应显著增大。虽然可以通过增加节点距离来降低电荷共享的影响，但是这并不能完全恢复翻转的三个节点，并将导致巨大的面积开销。通过复制三个以上电路可以对三个节点的翻转进行容错，但是使用的晶体管数和敏感节点数依旧很多，面积和功耗开销依旧很大，一般晶体管个数达到100多个，敏感节点将达到20多个；同时，在传输路径上不得不增加很多的子电路，导致其传输延迟也很大，因此，以上问题亟需解决。

发明内容

本发明是为了解决传统的抗三个节点翻转的D锁存器需要耗费较多硬件、功耗高、传输路径长、传输延迟大的问题，本发明提供了一种面向高频电路应用的抗三节点翻转D锁存器。

面向高频电路应用的抗三节点翻转D锁存器，包括34个NMOS晶体管N1至N34 和16个PMOS晶体管P1至P16；

晶体管P16的源极、晶体管N28的漏极、晶体管N29的漏极、晶体管N31的漏极和晶体管N33的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N30的漏极、晶体管N32的漏极、晶体管N34的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N28至N34的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P16的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P16的漏极、晶体管N28的源极、晶体管P15的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极、晶体管P7的源极、晶体管P9的源极和晶体管P11的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极、晶体管P7 的栅极、晶体管P9的漏极、晶体管P10的源极、晶体管N5的栅极和晶体管P11的栅极连接后，作为节点X8；