[发明专利]3D存储器件及其制造方法

说明书

公开了一种3D存储器件及其制造方法，包括衬底；位于所述衬底上方的第一栅叠层结构和第二栅叠层结构；贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱；以及位于栅线缝隙中的源极导电通道，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通在沿所述衬底表面的方向上连续且与所述第一导电通道连接。本申请的3D存储器件的源极导电通道中不连续的第一导电通道降低了底部受到的应力，防止了因应力过大导致的源极导电通道的倾斜和塌缩，提高了3D存储器件的良率和可靠性。

技术领域

本发明涉及存储器技术领域，特别涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，采用单沟道组(SingleChannel hole Formation，SCF)结构形成具有存储功能的存储单元串。在一些3D存储器件中，栅线缝隙(GLS)用于电隔离存储单元的栅极导体(即，3D存储器件的字线WL)和栅线缝隙中的触点(例如，用于阵列共源极扇出的源极导电通道)。当沿着垂直方向堆叠的存储单元较多时，一般采用双层结构的沟道柱，但是位于栅线缝隙中的源极导电通道孔仍是通过一步法蚀刻形成。由于存储器件核心区域和台阶区域的密度不同，且垂直方向堆叠的存储单元过多，容易使得栅线缝隙在核心区域和台阶区域的过渡区域由于应力变化形成锯齿状不规则的边缘，进而导致WL-WL和或WL-ACS之间的电泄露，降低器件得到可靠性。另外，过多的存储单元也使得在形成栅线缝隙时由于应力作用导致出现倾斜、坍塌等情况，使得存储器件的特征尺寸(CD)出现问题，进而导致对准校验(OVL)等出现偏差。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过两步形成栅线缝隙，并在栅线缝隙中形成源极导电通道，该源极导电通道包括下半部分断开的第一导电通道和上半部分连接的第二导电通道，从而降低由于3D存储器件中垂直方向堆叠的存储单元过多，应力过大导致的问题，提高了3D存储器件的良率和可靠性。

根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的第一栅叠层结构和位于所述第一栅叠层结构上方第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；贯穿所述第一栅叠层结构和第二栅叠层结构的多个沟道柱，所述沟道柱的底部包括外延结构；以及位于栅线缝隙中的源极导电通道，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构彼此绝缘，其中，所述源极导电通道包括贯穿所述第一栅叠层结构的第一导电通道和贯穿所述第二栅叠层结构的第二导电通道，所述第一导电通道在沿所述衬底表面的方向上不连续，所述第二导电通在沿所述衬底表面的方向上连续且与所述第一导电通道连接。

优选地，所述第一导电通道和/或所述第二导电通道的截面形状包括矩形和梯形中的任一种。

优选地，所述源极导电通道与所述第一栅叠层结构和第二栅叠层结构之间通过绝缘层彼此绝缘。

优选地，所述不连续的第一导电通道由所述绝缘层隔开。

优选地，所述源极导电通道还包括位于所述第二导电通道上方的导电层。

优选地，所述沟道柱包括贯穿第一绝缘叠层结构的第一沟道柱和贯穿所述第二绝缘叠层结构的第二沟道柱。