[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上方的栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于栅叠层结构底部的栅极导体提供底部选择栅极；多个沟道柱，分别贯穿栅叠层结构且被划分为多组，每组包括相邻的多个沟道柱；以及至少一个隔离结构，分别位于相邻的两组沟道柱之间，底部选择栅极被至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个底部子栅极用于控制与其相邻的一组沟道柱，不同的底部子栅极分别控制不同组的沟道柱。该3D存储器件在相邻两组沟道柱之间形成隔离结构，从而每个底部子栅极可以分别单独控制每一组沟道柱。

技术领域

本发明涉及存储器技术领域，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，通常在形成栅叠层结构之后，形成贯穿栅叠层结构的开孔，之后再形成沟道柱，相邻沟道柱的底部连接至共同的栅极导体，即经由同一个选择晶体管控制相邻两个沟道柱，因而无法通过底部的选择晶体管来单独控制某一部分沟道柱。

因此，期望对现有技术的3D存储器件进行进一步改进，以解决上述问题。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，在相邻两组沟道柱之间形成隔离结构，从而每个底部子栅极可以分别单独控制每一组沟道柱。

根据本发明的第一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；多个沟道柱，分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱，不同的所述底部子栅极分别控制不同组的所述沟道柱。

优选地，所述隔离结构包括第一隔离层和第一外延层，所述第一外延层位于所述第一隔离层与所述衬底围绕形成的空腔内，所述第一隔离层位于所述底部子栅极和所述第一外延层之间。

优选地，所述沟道柱的侧壁包括多个依次围绕芯部的功能层以及位于与各个所述功能层底部邻接的第二外延层，其中，在所述第二外延层与所述底部选择栅极之间具有第二隔离层。

优选地，所述第一外延层和所述第二外延层的高度相同。

根据本发明的第二方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，位于所述栅叠层结构底部的所述栅极导体提供底部选择栅极；形成多个沟道柱，所述多个沟道柱分别贯穿所述栅叠层结构且被划分为多组，每组包括相邻的多个所述沟道柱；以及形成至少一个隔离结构，分别位于相邻的两组所述沟道柱之间，所述底部选择栅极被所述至少一个隔离结构划分为相互隔离的多个底部子栅极，其中，每个所述底部子栅极用于控制与其相邻的一组所述沟道柱，不同的所述底部子栅极分别控制不同组的所述沟道柱。