[发明专利]基于HXDSP芯片的双精度浮点复数矩阵运算优化方法

权利要求书

1.基于HXDSP芯片的双精度浮点复数矩阵运算优化方法，其特征在于，包括：

双精度浮点复数矩阵运算为第一双精度浮点复数矩阵与第二双精度浮点复数矩阵相乘后再与第三双精度浮点复数矩阵相加；且第一双精度浮点复数矩阵的规格为m*n，第二双精度浮点复数矩阵的规格为n*k，第三双精度浮点复数矩阵的规格为m*k；

所述第一双精度浮点复数矩阵与第二双精度浮点复数矩阵相乘后再与第三双精度浮点复数矩阵相加包含由多次第一双精度浮点复数矩阵中的一个元素与第二双精度浮点复数矩阵的前四列的对应行的四个元素相乘后并与第三双精度浮点复数矩阵对应元素相加的过程构成的内循环；多次由第一双精度浮点复数矩阵中的一行与第二双精度浮点复数矩阵的每个四列的对应四个元素相乘的过程构成的外循环；

第一双精度浮点复数矩阵中的一个元素与第二双精度浮点复数矩阵的对应行的四个元素相乘累加后并与第三双精度浮点复数矩阵对应元素相加的过程中包含基于HXDSP芯片指令并行的优化、基于循环展开的优化以及基于软件流水的优化；

所述基于HXDSP芯片指令并行的优化为同一指令同时控制多个运算单元执行相同操作的优化；所述基于循环展开的优化为在一次循环中展开多次相同的循环的优化；所述基于软件流水的优化为将所述多次相同的循环并行交叉执行的优化。

2.根据权利要求1所述的基于HXDSP芯片的双精度浮点复数矩阵运算优化方法，其特征在于，所述HXDSP芯片包含4个执行宏，每个执行宏中包含64字的通用寄存器组，通用寄存器组内寄存器分为A面寄存器和B面寄存器，A面寄存器的编号分别从0到63，0-19为第一寄存器组，20-39为第二寄存器组，40-59为第三寄存器组，B面寄存器的编号分别从40到59，为第四寄存器组；四个执行宏的运算可以并行；每个执行宏中还包含8个乘法器、8个算术逻辑单元、4个移位器和一个超算器；所述HXDSP芯片具有三种地址寄存器，每种地址寄存器包含16个寄存器；

所述基于HXDSP芯片指令的并行优化，具体包括分别读取第一双精度浮点复数矩阵中的8个数据和第二双精度浮点复数矩阵中的8个数据；且第一双精度浮点复数矩阵中的8个数据为相同的4个第一双精度浮点复数矩阵中的一个元素对应的2个数据，第二双精度浮点复数矩阵中的8个数据为第二双精度浮点复数矩阵中的同一行的四个元素；读取第一双精度浮点复数向量中的8个数据和读取第二双精度浮点复数向量中的8个数据并行进行；

其中，在循环开始之前，读取第三双精度浮点复数矩阵中的8个数据并存储；

将所述第一双精度浮点复数矩阵中的8个数据分别依次对应存储于由HXDSP芯片的四个寄存器组中的第一寄存器和第二寄存器组成的八个寄存器中；所述第二双精度浮点复数矩阵中的8个数据分别依次对应存储于由HXDSP芯片的四个寄存器组中的第三寄存器和第四寄存器组成的八个寄存器中；所述第三双精度浮点复数矩阵中的8个数据分别依次对应存储于由HXDSP芯片的四个寄存器组中的第五寄存器和第六寄存器组成的八个寄存器中；且第一双精度浮点复数矩阵中的8个数据的存储和第二双精度浮点复数矩阵中的8个数据的存储并行进行；

在一条指令中采用所述HXDSP芯片的每个执行宏中的第一乘法器将第一寄存器中的数据和第三寄存器中的数据相乘，并将乘积结果存储于第七寄存器中；第二乘法器分别将第二寄存器中的数据和第四寄存器中的数据相乘，并将乘积结果存储于第八寄存器中；且第一乘法器与第二乘法器的数据相乘并行进行。

3.根据权利要求1所述的基于HXDSP芯片的双精度浮点复数矩阵运算优化方法，其特征在于，所述基于内循环展开的优化，具体为：在一次内循环中执行多次双精度浮点复数相乘过程。

4.根据权利要求3所述的基于HXDSP芯片的双精度浮点复数矩阵运算优化方法，其特征在于，所述基于循环展开的优化，具体为：在一次内循环中执行四次双精度浮点复数相乘过程。