[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够抑制错误位的产生，且能够缩短写入动作的总时间的半导体存储装置。实施方式的半导体存储装置包含第1及第2存储单元、以及控制器。控制器在编程动作中，在第1时刻(t0)对选择栅极线(SGD)施加第1电压(VSGDH)，在第2时刻(t1)对选择栅极线(SGD)施加第2电压(VSS)，在第3时刻(t2)对字线(WL)施加第3电压(VPASS)，在第5时刻(t3)对字线(WLsel)施加第5电压(VPGM)。在选择了第1存储单元的编程动作中，第2时刻(t1)与第3时刻(t2)之间的时间为第1时间(TM1)。在选择了第2存储单元的编程动作中，第2时刻(t1)与第3时刻(t2)之间的时间为与第1时间不同的第2时间(TM2)。

[相关申请]

本申请享有以日本专利申请2019-155812号(申请日：2019年8月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知能够非易失性地存储数据的NAND(Not AND，与非)型闪存。

发明内容

实施方式提供一种能够抑制错误位的产生，且能够缩短写入动作的总时间的半导体存储装置。

实施方式的半导体存储装置包含第1及第2存储单元、字线、第1及第2位线、第1及第2选择晶体管、第1及第2选择栅极线、以及控制器。字线与第1及第2存储单元连接。第1及第2位线分别与第1及第2存储单元连接。第1选择晶体管连接在第1存储单元与第1位线之间。第2选择晶体管连接在第2存储单元与第2位线之间。第1及第2选择栅极线分别与第1及第2选择晶体管连接。控制器执行写入动作。控制器在写入动作中执行包含编程动作的程序循环。控制器在编程动作中，在第1时刻对第1选择栅极线及所述第2选择栅极线施加第1电压，在第1时刻之后的第2时刻对第1选择栅极线及所述第2选择栅极线施加比第1电压低的第2电压，在第2时刻之后的第3时刻，对字线施加比第2电压高的第3电压，在选择了第1存储单元的情况下，在第2时刻之后的第4时刻对第1选择栅极线施加第1电压与第2电压之间的第4电压，在选择了第2存储单元的情况下，在第4时刻对第2选择栅极线施加第4电压，在第3时刻之后的第5时刻，对字线施加比第3电压高的第5电压。在选择了第1存储单元的编程动作中，第2时刻与第3时刻之间的时间为第1时间。在选择了第2存储单元的编程动作中，第2时刻与第3时刻之间的时间为与第1时间不同的第2时间。

附图说明

图1是表示第1实施方式的半导体存储装置的构成例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。

图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。

图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器组件的电路构成的一例的电路图。

图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。

图7是表示第1实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的沿着图6的VII-VII线所得的剖视图。

图8是表示第1实施方式的半导体存储装置中的存储器柱的剖面构造的一例的沿着图7的VIII-VIII线所得的剖视图。

图9是表示在第1实施方式的半导体存储装置中应用于存储单元晶体管的数据的分配的一例的图。

图10是表示第1实施方式的半导体存储装置中的写入动作的一例的时序图。