[发明专利]一种速率兼容的5G LDPC码的编码装置及编码方法

说明书

本发明提供一种速率兼容的5G LDPC码的编码装置及编码方法，主要解决了5G标准中LDPC码高效编码和硬件实现问题。编码过程主要包括确定编码参数，信息位的分组和缩短，校验位第一部分的计算，校验位第二部分的计算，码字拼接，码字的打孔输出等步骤，算法支持5G标准中的所有矩阵，运算速度快。编码装置通过现场可编程门阵列进行实现，主要电路可分为程序控制模块，参数计算选择模块，地址发生器，速率匹配缓冲模块，循环移位系数存储模块和编码运算模块，通过采用所提出的多路并行的电路结构可以将编码装置的吞吐率提升一倍并降低了布线复杂度，同时通过硬件复用大幅度提高了逻辑资源的利用率。

技术领域

本发明涉及一种速率兼容的5G LDPC码的编码装置及编码方法。

背景技术

从20世纪80年代中期模拟蜂窝式移动电话通信系统开始，移动通信系统已经演进了四代。通过引入数字调制，信道编码，多输入多输出正交频分复用等新的技术，移动通信系统正变得日益强大以满足人们不断增长的通信需求。目前随着物联网技术的发展，第四代移动通信系统也无法满足万物互联的需要。为了能够实现更高的传输速率，更小的延时以及更强大的设备连接能力，第五代移动通信系统(5G)已经成为了一个重要的研究热点。

LDPC码(低密度校验码)在20世纪60年代被Gallager提出，具有接近香农限的纠错性能，且它的性能主要由对应的检验矩阵结构决定。QC-LDPC码是一类校验矩阵具有特殊规则性的LDPC码，能够极大地降低编译码器的复杂度，5G标准采用QC-LDPC码作为增强移动宽带(eMBB)场景下数据信道的信道编码方案，标准中设计了BG#1和BG#2两个基矩阵，分别适用于不同的码长，其中BG#1的大小为46×68，BG#2的大小为42×52。为了支持IR-HARQ(递增冗余的混合自动重传请求系统)，5G校验矩阵在设计时采用嵌套结构，等价于一个高码率的的LDPC码与许多个单校验码串行级联，而且随着扩展矩阵行数与列数的增加，可以得到多种码率的LDPC码校验矩阵。

对于LDPC码，传统的编码方法主要有两种，第一种将信息序列与生成矩阵相乘，这种方法编码所需的数据存储量和逻辑单元消耗量都会随着码长的增加而呈平方速度递增，在码长较长的情况下会导致复杂度过高而无法实现。第二种是通过将校验矩阵变换为近似下三角矩阵，可以提升校验向量的计算速度，但是对于普通的检验矩阵需要耗费的存储和运算量依然过于庞大。通过采用具有准循环结构的LDPC码，并将检验矩阵设计为单对角或者双对角的特殊结构，可以进一步降低编码复杂度。由于5G标准的矩阵中双对角和单对角的结构特性同时存在，同时需要兼容多种不同的码率，传统的编码方法无法完成对它的高效编码，这就要求对对传统编码方法进行改进。

传统LDPC码的编码装置主要通过两种方法实现，第一种方法是通过选择器实现矩阵在二元域上的乘法，对于5G标准来说，采用这种方法首先需要消耗大量的ROM来存储标准中102种不同类型的矩阵，其次若想通过并行结构达到高的吞吐率，采用这种方法需要m×n个选择器，m为校验矩阵的行数，n为校验矩阵的列数，这是极其巨大的逻辑资源消耗。第二种是采用移位来代替乘法，实现移位的方法有两种，一是利用桶形移位器，但这种方式只能对特定长度的信息实现移位操作，当信息位位宽小于其位宽时会发生移位错误，由于5G标准中需要支持不同的信息位长度，采用多种位宽的桶形移位器会大幅度的增加逻辑资源消耗。二是利用BRAM实现循环移位，这种方式通过改变读BRAM首地址的位置完成对信息位的循环移位，逻辑资源消耗低，复杂度低且灵活性强。但是采用这种方法需要复杂的地址计算逻辑，同时进行一次移位消耗的时钟数会随着校验矩阵H子矩阵z的大小线性增加，限制了编码装置的吞吐率。

发明内容

本发明要解决的技术问题，在于提供一种速率兼容的5G LDPC码的编码装置及编码方法，提升编码装置中硬件资源的使用效率，并提高编码装置的吞吐率。

本发明之一是这样实现的：一种速率兼容的5G LDPC码的编码装置，包括程序控制模块、参数计算选择模块、地址发生器、速率匹配缓冲模块、循环移位系数存储模块和编码运算模块；