[发明专利]一种接触凹槽形成方法及半导体

说明书

本申请实施例公开了一种接触凹槽形成的方法及半导体，所述方法包括：提供一半成品的半导体，所述半导体包括对应于不同区域的采用第一材料的第一结构、采用第二材料的第二结构，以及至少顶部采用所述第二材料的第三结构；通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。

技术领域

本申请实施例涉及但不限于半导体制造领域，尤其涉及一种接触凹槽形成方法及半导体。

背景技术

在三维与非(3D NAND)存储器的制造工艺中，由于三维存储器中不同区域的接触点通孔底部材质不同，且实际工艺中对不同接触点的通孔底部接触凹槽的刻蚀深度要求也是不同的，因此，对不同接触点的通孔底部接触凹槽的刻蚀控制成为了一个难点。在3DNAND工艺中，相关技术采用对不同的接触点通孔分别进行光刻以及刻蚀，然后一起填充，一步化学机械研磨(Chemical Mechanical Polish，CMP)的方式来降低成本。尽管如此，对不同区域的接触点通孔分别进行光刻及刻蚀需要的成本仍旧很高。此外，随着堆叠层数的增加，接触点通孔的刻蚀时间越来越长，对接触点通孔分别进行曝光刻蚀也会带来极大的耗时增加。

发明内容

有鉴于此，本申请实施例为提供一种接触凹槽形成方法及半导体。

本申请实施例的技术方案是这样实现的：

一方面，本申请提供了一种接触凹槽形成的方法，所述方法包括：

提供一半成品的半导体，所述半导体包括对应于不同区域的采用第一材料的第一结构、采用第二材料的第二结构，以及至少顶部采用所述第二材料的第三结构；

通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；

其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。

另一方面，本申请还提供了一种半导体，所述半导体包括：

衬底；

对应于不同区域的第一结构、第二结构和第三结构；其中，所述第一结构采用第一材料，第二结构采用第二材料，第三结构至少顶部采用所述第二材料；所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层；

在所述第一结构、所述第二结构和所述第三结构上形成的特定深度的凹槽。

本申请实施例中，通过在第三结构的顶部使用第二材料形成一层阻挡层，可以在刻蚀工艺中利用第一材料与第二材料的不同刻蚀速率，在同一刻蚀过程中，达到在第一结构上刻蚀出较深的凹槽以及在第二结构上刻蚀出较浅的凹槽的同时，在第三结构上也刻蚀出较浅的凹槽。这样，可以将对应半导体不同区域和不同工艺要求的三种凹槽的光刻以及刻蚀分别合并在一起操作，从而降低成本和耗时。

进一步地，由于第一材料的刻蚀速率大于第二材料的刻蚀速率，使得第二材料的刻蚀速率可以相对较慢，从而可以增大刻蚀过程中刻蚀时间、力度等操作因素的工艺窗口，有利于第三结构中接触层的凹槽刻蚀控制。

此外，当第三结构中的阻挡层材料为导体材料或者电性改良后的半导体材料时，由于在接触点形成过程的后续工艺中会向接触凹槽中填充导体材料，因此，接触凹槽刻蚀完成后，第三结构中阻挡层残留的导体材料或者电性改良后的半导体材料仍然可以保证第三结构的电性一致性。

附图说明

图1A为相关技术中三维存储器的结构示意图；

图1B为符合工艺要求的沟道通孔的结构示意图；